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[發明專利]解決測試Pad使用中耐壓問題的電路及方法有效

專利信息
申請號: 200910057702.2 申請日: 2009-08-04
公開(公告)號: CN101989465A 公開(公告)日: 2011-03-23
發明(設計)人: 董喬華;姚翔 申請(專利權)人: 上海華虹NEC電子有限公司
主分類號: G11C29/00 分類號: G11C29/00;G11C16/06
代理公司: 上海浦一知識產權代理有限公司 31211 代理人: 孫大為
地址: 201206 上*** 國省代碼: 上海;31
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摘要:
搜索關鍵詞: 解決 測試 pad 使用 耐壓 問題 電路 方法
【說明書】:

技術領域

發明涉及一種半導體測試電路及方法,具體涉及一種存儲器測試用電路及方法。

背景技術

目前,為了讓一個測試Pad能夠無損地測量正、負電壓,通常的做法是將測試Pad相關電路NMOS管的柵和襯底接到最低電位?,F假設最高正電壓為VPOS,最低負電壓為VNEG,從而NMOS管的柵和襯底接到VNEG。這樣在測試Pad測試VPOS的時候,NMOS管的漏(Drain)端到柵(Gate)端和襯底(Sub)端之間的偏置都為VPOS+|VNEG?|。在現在的工藝條件下,NMOS管的擊穿電壓(BV)特性顯示該偏置已經超過了工藝條件。

原來的做法是用兩組測試Pad,一組用于測試正電壓,另一組用于測試負電壓,這樣NMOS管的漏(Drain)端到柵(Gate)端和襯底(Sub)端之間的偏置都為VPOS或者|VNEG?|,而這是符合工藝條件的。但是這會多使用一組測試Pad,耗費較大的芯片面積。

現在通常是將測試要求和工藝要求分開考慮。

1)根據現有的測試設計辦法即只有一個測試Pad的情況下,根據NMOS管的偏置條件選擇適合BV要求的器件,這種方法需要較好的工藝支持,可能需要設計新的器件,會增加工藝和ESD評價的成本。

2)根據現有的工藝水平,在滿足器件BV的要求下,設計具體的測試方案,正如起初一樣,用兩組測試Pad,一組測試正電壓范圍的信號,一組測試負電壓范圍的信號。這種方法會增加系統的面積。

發明內容

本發明所要解決的技術問題是提供一種本發明的目的是要在當前的工藝條件之下,減少系統面積,解決測試要求和器件擊穿電壓BV特性之間的矛盾。

為了解決以上技術問題,本發明提供了一種解決測試Pad使用中耐壓問題的電路;包括:測試Pad模塊,包括MOS管;存儲器模塊與測試Pad模塊中MOS管的漏極相連接;有電壓轉換電路與存儲器模塊相連接;電壓轉換電路與測試Pad模塊中MOS管的柵極和襯底相連接,調節MOS管柵極和襯底電位,電壓轉換電路向測試Pad模塊輸出電壓V1,輸出至測試Pad中的MOS管柵極和襯底;當測試信號為最高正電壓時,調整電壓V1的電位到一電壓;當測試信號為負電壓時,調整電壓V1為另一電壓。

本發明的有益效果在于:該技術通過調整測試Pad中的MOS管柵極Gate和襯底Sub電位,在只有一組測試Pad的前提下,仍然是測試Pad的MOS器件的各端點之間的電壓差滿足器件的工藝條件,從而順利完成存儲器所需的測試。這樣就解決了解決測試Pad和器件耐壓問題之間的矛盾,避免了犧牲芯片面積或工藝開發新器件。

本發明還提供了上述解決測試Pad使用中耐壓問題的電路的使用方法,包括以下步驟:

將測試Pad相關電路中NMOS管的柵極和襯底端引出標注V1;

電壓轉換電路根據控制信號選擇不同的輸出電位;

將正電壓范圍的信號和負電壓范圍的信號分類,用不同的測試模式標識;

存儲器模塊中的控制電路測試到正電壓范圍信號時控制電路輸出信號Tm=電源電壓,測試到負電壓范圍信號時輸出信號Tm=零電壓;

當Tm=電源電壓時,電壓轉換電路輸出V1為一電壓;Tm=零電壓時,電壓轉換電路輸出V1另一電壓。

附圖說明

下面結合附圖和具體實施方式對本發明作進一步詳細說明。

圖1是本發明實施例示意圖;

圖2是本發明實施例測試正電壓范圍信號時各節點電位的示意圖;

圖3是本發明實施例測試負電壓范圍信號時各節點電位的示意圖。

具體實施方式

本發明是為滿足利用一組測試Pad同時滿足測試正、負電壓的要求,通過設計模塊處理測試Pad對應NMOS的柵極Gate和襯底Sub端電位,解決出現的耐壓問題(NMOS管的偏置電壓超出BV)。

如圖1所示,模塊1就是普通的測試Pad示意圖,圖中NMOS管起靜電放電ESD保護;模塊2就是Flash或EEPROM模塊;模塊3就是調節NMOS管柵極Gate和襯底Sub電位的電壓轉換(level?shift)電路。

如圖2所示,當測試信號為最高正電壓VPOS時,調整V1的電位到零電壓Vgnd。如圖3所示,當測試信號為負電壓VNEG時,調整V1為負電壓VNEG。這樣可以保證正、負電壓都可以無損通過測試Pad,此時NMOS管的漏(Drain)端到柵(Gate)端和襯底(Sub)端之間的偏置電壓降低到最高正電壓VPOS以下,該電壓低于NMOS管的漏源擊穿電壓BV,從而滿足工藝條件。

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