[發明專利]BiCMOS半導體結型可變電容及其制造方法

有效

• 申請號: 200910057632.0
• 申請日: 2009-07-23
• 公開（公告）號: CN101964365A
• 公開（公告）日: 2011-02-02
• 發明（設計）人: 錢文生;劉冬華;胡君
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L29/92
• 分類號: H01L29/92;H01L29/737;H01L21/331
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 王函

技術領域

本發明涉及一種半導體器件，尤其涉及一種BiCMOS半導體結型可變電容；此外，本發明還涉及該BiCMOS半導體結型可變電容的制造工藝方法。

背景技術

可變電容是一種電容值可變的電子器件，它的值由加載在兩端的電壓或者電流來控制。可變電容的主要應用是在所謂的電壓可控振蕩器(VCO)。比如，電壓控制振蕩器應用在需要可變的頻率的電路中，或者一個信號需要同步到一個參考信號上去。

目前許多可變電容已經被開除來，并且有的已經成功地應用在集成電路技術中。比如，CMOS和BiCMOS中的pn-二極管，肖特基二極管的可變電容的集成依賴于集成電路技術的能力。通常高射頻應用需要集成這種器件，比如BiCMOS技術(雙極CMOS，由雙極型門電路和互補金屬氧化物半導體門電路構成，將雙極工藝和CMOS工藝兼容)。但在這種技術中，可變電容不是一種標準的器件。通常是建議用三極管的基極-集電極的結電容來用作可變電容。

一個器件用作可變電容，一般來說必須滿足以下幾個標準中的一個，甚至兩個或者更多：(1)高度的可調性，通常3個數量級或者更高；(2)品質因子，即Q，必須高，通常20個數量級或者更高；(3)器件必須展現線性度。

許多以前已知的可變電容并不能符合上述要求。比如傳統的基極-集電極結可變電容依賴于NPN三極管的基極-集電極雜質分布，但它并沒有針對可變電容的可調性進行優化，或者線性度不好。又如傳統的MOS可變電容可調性高，然而現在通常需要更高的可調性。

縱觀上述傳統可變電容的缺點，仍然持續地需要提供一種新的、改善過的既能滿足上述要求又能整合到BiCMOS技術中的器件。

發明內容

本發明所要解決的技術問題是提供一種BiCMOS半導體結型可變電容，它具有高可調性、高線性度和高品質因子，易于集成到現有的BiCMOS工藝中去。為此還提供這種可變電容的制造方法。

為解決上述技術問題，本發明提供一種BiCMOS半導體結型可變電容，它包含以下部分：

(a)襯底材料，包含N型的集電極區，該集電極區疊加在同導電類型的次集電極區；相應的集電極區上有多個隔離區；

(b)N型穿通注入區，位于至少一對隔離區之間，并連接次集電極區；

(c)覆蓋在襯底材料之上的鍺硅外延層，它包含非本征基區，導電類型是P型；該鍺硅外延層覆蓋在不包括穿通注入區的區域；

(d)位于襯底上部的銦注入集電極區，位于非本征基區與次集電極區之間。

所述的隔離區是STI(淺溝槽隔離)或者LOCOS(選擇性氧化)或其它隔離方式。

所述的銦注入集電極區沒有和所述非本征基區直接接觸。

所述銦注入集電極區與次集電極區之間有磷注入集電極區。

此外，本發明還提供上述BiCMOS半導體結型可變電容的制造方法，包括如下步驟：

步驟1，在襯底較低的部分形成次集電極區；

步驟2，在襯底的上部形成一系列的隔離區；

步驟3，通過銦注入在襯底上部形成集電極區；

步驟4，在至少一對隔離區之間形成穿通注入區，用于連接次集電極區；

步驟5，在集電極區上面形成鍺硅外延層和非本征基區，該鍺硅外延層不覆蓋穿通注入區。

步驟1中通過注入磷離子形成次集電極區，其中磷的劑量是1E13到1E16，注入能量從250keV到300keV。在所述注入磷離子之后加一次退火來激活注入的離子，退火溫度為950度到1020度，時間為10秒鐘。

步驟2中所述的隔離區是STI或者LOCOS。

步驟3通過銦和磷注入在所述次集電極區上面依次疊加形成磷注入集電極區和銦注入集電極區，該磷注入集電極區位于該銦注入集電極區與該次集電極區之間。所述銦注入中銦的劑量為1E13到1E14，注入能量為30keV到100keV；所述磷注入中磷的劑量為1E12到1E13，注入能量為200keV。

和現有技術相比，本發明具有以下有益效果：本發明所展現的基于BiCMOS技術的新型基極-集電極準高突變結可變電容具有高可調性，高線性度和高品質因子等優點，這是傳統的類似結型可變電容所不具備的。同時這種結型可變電容也與現有的BiCMOS技術相兼容，在提高器件性能的同時并未增加工藝的復雜性和額外的生產成本。

附圖說明

圖1是本發明步驟1完成后的結構示意圖；

圖2是本發明步驟2完成后的結構示意圖；

圖3是本發明步驟3完成后的結構示意圖；

圖4是本發明步驟4完成后的結構示意圖；

圖5是本發明步驟5完成后的結構示意圖。