[發明專利]半導體器件灰化制程的檢測方法和電特性的檢測方法

有效

• 申請號: 200910056617.4
• 申請日: 2009-08-18
• 公開（公告）號: CN101996909A
• 公開（公告）日: 2011-03-30
• 發明（設計）人: 曾德強;吳永皓;段曉斌;楊榮華
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;B07C5/04;H01L21/28;H01L21/3105;H01L21/316
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及半導體制造技術領域，更具體的說，涉及一種半導體器件的灰化制程的檢測方法及電特性檢測方法。

背景技術

隨著半導體技術的不斷發展，半導體器件的尺寸越來越趨于微型化，當器件尺寸發展到90納米以下時，灰化制程會對半導體器件的電特性(如飽和電流、關斷電流等)影響也越來越重要，所以，在研究開發新的包含灰化的工藝制程時，灰化的質量也成為生產廠家必須考慮的問題。

現有技術中，測試半導體器件(如晶圓)的電特性必須要等到所述半導體器件流通到后段(BEOL)，即等到整個半導體器件基本制造完畢時，才能測試其電特性；如我們要得到晶圓的新的灰化制程的電特性參數就必須要等到晶圓流通到到后段，這一過程往往要等一個月以上。這樣長的時間對新制程的研發是極為不利的，而且對于晶圓的電特性控制也很是不利，不能及時調整工藝以使晶圓的電特性達到預期值。

有鑒于此，急需提出一種能解決半導體器件的灰化制程及半導體器件電特性測試研發周期長，且不能及時調整工藝以使其電特性值達到預期值的方法。

發明內容

為了解決現有技術中，灰化制程的檢測和電特性檢測中，周期較長，不能及時調整工藝的問題，本發明提供了一種半導體器件的灰化制程及電特性檢測方法。

根據本發明的一個方面，提供一種半導體器件的灰化制程的檢測方法，包括：

提供至少兩個半導體基底，所述至少兩個半導體基底表面均具有第一濃度的摻雜離子；

對所述至少兩個半導體基底分別進行不同程度的灰化，在所述至少兩個半導體基底上分別形成不同厚度的氧化層；

測試灰化后的所述至少兩個半導體基底的氧化層的厚度；

挑選出符合氧化層厚度要求的半導體器件，其中符合氧化層厚度要求的半導體器件對應的灰化制程為標準灰化制程。

優選的，所述氧化層的厚度范圍為大于等于5埃至小于等于20埃。

優選的，所述測試灰化后的所述至少兩個半導體基底的氧化層的厚度，還包括：對所述至少兩個半導體基底進行電特性測試，繪制氧化膜厚度與電特性的關系圖。

優選的，所述半導體器件為晶圓。

優選的，所述灰化制程是晶圓形成的前段工藝中的源漏極形成的灰化制程。

優選的，所述摻雜離子為硼(B)、銦(In)、磷(P)或砷(As)離子。

優選的，所述對所述至少兩個半導體基底分別進行不同程度的灰化，是為了去除所述半導體基底上的光阻層。

根據本發明的一個方面，提供一種檢測半導體器件的電特性的方法，包括：

提供半導體襯底，部分所述半導體襯底被光阻層覆蓋；

采用灰化工藝去除所述光阻層，在所述半導體襯底的裸露部分形成有氧化層；

檢測所述氧化層的厚度，以判斷所述半導體器件的電特性。

優選的，所述氧化層的厚度范圍為大于等于5埃至小于等于20埃。

優選的，所述半導體器件為晶圓。

優選的，采用灰化工藝去除所述光阻層是晶圓形成的前段工藝中的源漏極形成的制程。

本發明的半導體器件的灰化制程的檢測方法及電特性檢測方法，可以大大縮短灰化制程的研發周期，以及電特性的測試周期；所述灰化制程的檢測方法可以在進行完灰化工藝時，立即檢測灰化制程的合格與否，有利于及時調整工藝；所述電特性檢測方法有利于及時發現灰化不良品和對不良品進行返工，使不良品不再進入后續工藝，有利于節約成本。

附圖說明

圖1為不同灰化制程的晶圓產品的氧化層厚度對比圖。

圖2為晶圓產品的飽和電流隨灰化制程得到氧化層厚度的變化圖。

圖3為半導體器件基底的截面示意圖。

圖4為經過灰化后的其中一個半導體基底100的截面示意圖。

圖5為另一個半導體基底100的截面示意圖。

圖6為一實施例一款半導體器件的襯底的截面結構示意圖。

具體實施方式

為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。

以下實施例中，以晶圓為例，對如何縮短半導體器件灰化制程的電特性研發周期和電特性測試周期，但是本發明的半導體器件并不限于晶圓產品，只要是半導體器件包含灰化制程，則均可以利用本發明的方法屬于本發明的保護范圍。