[發(fā)明專利]時(shí)序信號源電路

有效

• 申請?zhí)枺?/td>: 200910050470.8
• 申請日: 2009-04-30
• 公開（公告）號: CN101557211A
• 公開（公告）日: 2009-10-14
• 發(fā)明（設(shè)計(jì)）人: 劉立明;胡昌友;文興;劉芳;胡芝麗;陳建紅
• 申請（專利權(quán)）人: 上海新茂半導(dǎo)體有限公司
• 主分類號: H03K5/13
• 分類號: H03K5/13
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司
• 代理人: 郭 蔚

技術(shù)領(lǐng)域

本發(fā)明涉及一種信號源電路，尤其是采用基本延時(shí)單元及邏輯單元組成的時(shí)序(timing)信號源電路，用于高速靜態(tài)同步隨機(jī)存儲(chǔ)器等。

技術(shù)背景

靜態(tài)同步隨機(jī)存儲(chǔ)器是將地址信號，輸入數(shù)據(jù)信號以及其他控制信號由時(shí)鐘同步觸發(fā)，加載到存儲(chǔ)器內(nèi)部的，一個(gè)時(shí)鐘周期執(zhí)行一個(gè)讀或?qū)懖僮鳌?/p>

靜態(tài)同步隨機(jī)存儲(chǔ)器通常由存儲(chǔ)單元陣列，地址譯碼器，靈敏放大器，預(yù)充電控制電路，輸入控制，輸出控制以及其他邏輯電路部分等等組成。

在一個(gè)時(shí)鐘內(nèi)，預(yù)充電控制，輸入輸出控制等模塊通過與其分別對應(yīng)的時(shí)序控制，使其在一個(gè)時(shí)鐘內(nèi)有次序的工作，從而完成讀/寫操作。

圖1和2分別給出了一種較常見的時(shí)序源電路及其波形圖，該電路利用若干串聯(lián)的反相器實(shí)現(xiàn)延時(shí)，但由于反相器本身具有反相功能，并不能精準(zhǔn)控制其延時(shí)功能，產(chǎn)生的時(shí)序信號比較單一，如果需要提供多種時(shí)序信號，還需要很多附加邏輯電路，造成設(shè)計(jì)的煩瑣和版圖面積的耗費(fèi)，圖2中，信號Td、T0，T1實(shí)現(xiàn)的各個(gè)延時(shí)Δt，Δt1，Δt2分別是由圖1中相應(yīng)的2N+1，2N1，2N2個(gè)反向器組合起來實(shí)現(xiàn)的。而且，這種電路產(chǎn)生的Δt有局限性，Δt不能大于半個(gè)時(shí)鐘周期，這是由這種電路的工作原理所局限的。

發(fā)明內(nèi)容

針對上述問題，本發(fā)明提出一種時(shí)序信號源電路，在高速(f＞100Mhz)設(shè)計(jì)上，可以提供輸出相對精確并多樣的時(shí)序信號，并且可以通過option輕松且精確的改變信號之間的時(shí)序關(guān)系。

本發(fā)明的時(shí)序信號源電路，所述電路包括一基本時(shí)序信號產(chǎn)生電路，其輸入端連接時(shí)鐘信號，輸出端連接后級延遲單元，其特征在于，所述基本時(shí)序信號產(chǎn)生電路包括一延遲單元，所述延遲單元包括一阻容單元、第一、第二反相器，第一反相器的輸入端連接一信號輸入端，其輸出端連接一電阻的一端，所述電阻的另一端與若干MOS管的柵極相連，所述MOS管包括至少一個(gè)PMOS管和至少一個(gè)NMOS管，其中所述PMOS管的源極和漏極互連并外接電源，所述NMOS管的源極和漏極互連并接地，第二反相器的輸入端與所述若干MOS管的柵極相連，并通過一重置單元接地。

比較好的是，所述時(shí)序信號源電路進(jìn)一步包括：第三、第四反相器和與門，所述第三反相器的輸入端連接一時(shí)鐘信號輸入端，將反相后的時(shí)鐘信號送入所述延遲單元的信號輸入端，所述延遲單元的信號輸出端連接所述與門的第一輸入端，所述與門的另一輸入端連接所述第四反相器的輸出端，所述第四反相器的輸入端連接所述第三反相器的輸出端。

比較好的是，所述重置單元與所述信號輸入端連接，所述時(shí)序信號源電路為下降沿單邊延時(shí)電路。

比較好的是，所述重置單元與VSS連接，所述時(shí)序信號源電路為雙邊延遲電路。

本發(fā)明具有簡單化，用少量的邏輯門等器件及面積而達(dá)到比傳統(tǒng)的時(shí)序信號源更精確的效果。

附圖說明

下面，參照附圖，對于熟悉本技術(shù)領(lǐng)域的人員而言，從對本發(fā)明的詳細(xì)描述中，本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)將顯而易見。

圖1是一種已有的時(shí)序源電路圖；

圖2是圖1電路的波形圖；

圖3是本發(fā)明的一種基本延遲單元的較佳實(shí)施例；

圖4是本發(fā)明中應(yīng)用圖3的一種時(shí)序產(chǎn)生電路結(jié)構(gòu)圖；

圖5是圖4電路的波形圖。

具體工作方式

請參見附圖3所示，本發(fā)明的時(shí)序電路中應(yīng)用的延遲單元的延時(shí)時(shí)間Δt是由電阻R和若干個(gè)MOS電容N1，N2，P1，P2(該實(shí)施例僅給出兩個(gè)NMOS，兩個(gè)PMOS)構(gòu)成的RC網(wǎng)絡(luò)產(chǎn)生。具體來說，該延遲單元包括一RC單元30、第一反相器31和第二反相器32，第一反相器31的輸入端連接信號輸入端V_IN，其輸出端連接電阻R的一端，電阻R的另一端與若干MOS管的柵極相連，這里的MOS管包括兩個(gè)PMOS管P1，P2，和NMOS管N1，N2，其中P1，P2的源極和漏極互連并外接電源Vdd，N1和N2的源極和漏極互連并接地Vgnd，第二反相器32的輸入端與上述MOS管的柵極相連，另外該輸入端通過一RESET單元接地。

在版圖上，可以通過控制PMOS管，NMOS管與電阻R的選擇連接線(option)來控制MOS電容C的大小來改變?chǔ)的大小。這里將RESET單元和信號輸入端V_IN接在一起，此延時(shí)單元電路為下降沿單邊延時(shí)電路。