[發明專利]一種降低寄生電容的接觸焊盤及其制備方法

有效

• 申請號: 200910049638.3
• 申請日: 2009-04-21
• 公開（公告）號: CN101533813A
• 公開（公告）日: 2009-09-16
• 發明（設計）人: 黎坡;張擁華;周建華;彭樹根
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L23/482
• 分類號: H01L23/482;H01L21/60;H01L21/8234
• 代理公司: 上海智信專利代理有限公司
• 代理人: 王 潔

技術領域

本發明屬于半導體制造技術領域，具體涉及一種帶全耗盡層區域的接觸 焊盤及其制備方法。

背景技術

在半導體制造的封裝技術領域中，當集成電路制造完成以后，由形成于 互連結構層表面的接觸焊盤(Pad)與內部電路(internal?circuits)做電 性連接，作為內部電路與外部信號間的介面，通常是以鍵合方式即金屬線完 成外部電路和接觸焊盤的電性連接，其中，外部信號包括電源信號、接地信 號和輸入/輸出信號等三種。

同時，隨著芯片的特征尺寸不斷變小，芯片的速度越來越快，對各種結 構的寄生電容要求越來越高，寄生電容越小，芯片的運行速度、頻率特性等 更好。接觸焊盤與半導體襯底之間由于存在介質層，以接觸焊盤和半導體襯 底作兩電極可以形成一個寄生電容，由于接觸焊盤的面積相對較大，其寄生 電容對電路的影響不容忽視；由電容的計算公式可知，上下兩電極之間的間 距(d)越大，電容越小，于是，現有技術中，提出了通過增大接觸焊盤和 半導體襯底的間距來減小其寄生電容。

圖1所示為現有技術的降低寄生電容的接觸焊盤結構截面示意圖。如圖 1所示，接觸焊盤包括形成于半導體襯底20之上的淺溝槽隔離(STI)層21 和形成于互連結構層30之中的焊盤金屬層31，定義垂直于半導體襯底20 的上表面方向為Z方向，焊盤金屬層31形成于淺溝槽隔離層21的正上方， 并且焊盤金屬層31在A-A截面上的投影面積小于淺溝槽隔離層21在A-A截 面的面積；焊盤金屬層31在該圖實施例中為復合金屬層結構，它包括第一 層焊盤金屬層311、第二層焊盤金屬層312以及用于連接第一層焊盤金屬層 與第二層焊盤金屬層的若干個孔洞(Via)313，這樣的焊盤金屬層結構中， 第二層焊盤金屬層可以是互連結構層30中的不同金屬層，從而可以方便的 將互連結構層30中內部金屬線引出，并且通過Via的相互連接，頂層的第 一層焊盤金屬層在受外部應力的情況下不容易被剝離，具體實際應用中，焊 盤金屬層可能不僅包括兩層。由于，焊盤金屬層31之下區域的襯底都用來 形成淺溝槽隔離層，所以，半導體襯底上分成了有源器件區200和接觸焊盤 區100，焊盤區100的半導體襯底中不形成器件，僅設置淺溝槽隔離層21。 通過設置淺溝槽隔離層21，接觸焊盤的焊盤金屬層31與半導體襯底20之間 的距離d增大，從而降低了焊盤金屬層31與半導體襯底20之間的寄生電容。

但是，圖1所示現有技術的降低寄生電容的STI區具有明顯的缺點：(1) 由于淺溝槽隔離層的形成需要CMP(Chemical?Mechanical?Planarization， 化學機械平坦化)過程來完成，由于CMP有堞形(Dishing)效應，一般不 容易實現在焊盤金屬層正下方區域全部加STI層；(2)由于STI層的制備工 藝特點，決定了STI層的高度(Z方向的深度)有限，這將限制d值的擴大， 進一步限制降低寄生電容的效果。

發明內容

本發明要解決的技術問題是，提出一種不限于STI技術的、能降低寄生 電容的接觸焊盤結構。

為解決上述技術問題，本發明提供的一種接觸焊盤，包括焊盤金屬層、 以及通過第一類型半導體摻雜和第二類型半導體摻雜在相鄰區域之間交叉 進行而形成的全耗盡層區域，所述全耗盡層區域位于所述焊盤金屬層的正下 方、并形成于半導體襯底的上表層。

根據本發明提供的接觸焊盤，其中，所述全耗盡層區域在平行于半導體 襯底上表面的截面的面積大于或等于焊盤金屬層在平行于半導體襯底上表 面的截面的面積。所述焊盤金屬層是兩層或兩層以上，所述焊盤金屬層包括 用于連接不同焊盤金屬層的多個孔洞。全耗盡層區域在垂直于半導體襯底上 表面方向的厚度范圍為0.2μm至2μm。所述摻雜通過離子注入實現。

作為較佳技術方案，所述第一類型為N型，所述第二類型為P型；所述 全耗盡層區域包括N型摻雜區域和P型摻雜區域，所述N型摻雜區域的N型 摻雜濃度與P型摻雜區域的P型摻雜濃度相互匹配，使所述N型摻雜區域和 P型摻雜區域都形成全耗盡；所述N型摻雜區域在平行于半導體襯底上表面 的截面圖形為正方形，所述P型摻雜區域在平行于半導體襯底上表面的截面 圖形為正方形，每個N型摻雜區域四周為P型摻雜區域，每個P型摻雜區域 四周為N型摻雜區域；所述N型摻雜區域在平行于半導體襯底上表面的截面 圖形為長方形，所述P型摻雜區域在半導體襯底上表面的截面圖形為長方形。