[發明專利]CMOS晶體管及其制作方法

有效

• 申請號: 200910045974.0
• 申請日: 2009-01-19
• 公開（公告）號: CN101783324A
• 公開（公告）日: 2010-07-21
• 發明（設計）人: 肖德元;季明華
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/28;H01L27/092;H01L29/41
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李麗

技術領域

本發明涉及半導體技術領域，尤其涉及CMOS晶體管及其制作方法。

背景技術

互補式金屬氧化物半導體(CMOS)晶體管是現代邏輯電路中的基本單元， 其中包含PMOS與NMOS，而每一個PMOS(NMOS)晶體管都位于摻雜井上， 且都由柵極(Gate)兩側襯底中p型(n型)極/漏極區以及源極區與漏極區間 的通道(Channel)構成。當互補式金屬氧化物半導體的制作工藝進展至微米 級之后，由于源極/漏極區之間的通道隨之變短，所以會產生短通道效應(Short Channel?Effect)與熱載流子效應(Hot?Carrier?Effect)并進而導致元件無法運 作。因此，微米級與以下制作工藝的CMOS的源極/漏極設計上會采用輕摻雜 漏極(Lightly?Doped?Drain，LDD)結構，亦即在柵極結構下方鄰接源極/漏極 區的部分形成深度較淺，且摻雜型態與源極/漏極區相同的低摻雜區，以降低 通道區的電場，并進而避免短通道效應與熱載流子效應的發生。

現有形成CMOS晶體管的工藝如圖1至圖5，參考圖1，首先提供半導體襯 底100，所述半導體襯底100內包括n型摻雜阱102、p型摻雜阱104與隔離結構 106，其中位于n型摻雜阱102上方與隔離結構106相鄰的區域為PMOS有源區 108，位于p型摻雜阱104上方與隔離結構106相鄰的區域為NMOS有源區110。 接著于PMOS有源區108與NMOS有源區110上形成柵介電層112，再于PMOS 有源區108與NMOS有源區110的柵介電層112上形成柵極114a、114b；用化學 氣相沉積法在半導體襯底100上形成氮化硅層116。

參考圖2，用干法刻蝕法刻蝕氮化硅層116，在柵極114a、114b兩側形成偏 移間隙壁116a。

參考圖3，接下來于NMOS有源區110上形成第一光刻膠層118，再以柵極 114a與光刻膠層118為掩膜，向PMOS有源區108的半導體襯底100中注入p型離 子，于柵極114a兩側的n型摻雜井102中形成p型輕摻雜漏極120。

請參照圖4，于PMOS有源區108上形成第二光刻膠層122，再以柵極114b 與光刻膠層122為掩膜注入n型離子，于柵極114b兩側的p型摻雜井104中形成n 型低摻雜漏極124。

請參照圖5，于柵極114a、114b的側壁形成側墻126，以形成柵極結構127a、 127b；接著于NMOS有源區110上形成第三光刻膠層(未圖示)，再以柵極結 構127a與第三光刻膠層為掩膜注入p型離子，于柵極結構128a兩側的n型摻雜井 102中形成p型源極/漏極區128a；于PMOS有源區108上形成第四光刻膠層(未 圖示)，再以柵極結構127b與第四光刻膠層為掩模注入n型離子，于柵極結構 128b兩側的p型摻雜井104中形成n型源極/漏極區128b。

參考圖6，圖6為圖5的俯視圖，現有CMOS晶體管中的NMOS晶體管140 和PMOS晶體管130呈直線排布形成長條形狀的CMOS器件結構，其結構單一， 在設計中不夠靈活；且隨著半導體器件的集成度越來越高，其體積隨之變小 的余地越來越小，無法滿足工藝發展需求。

發明內容

本發明解決的問題是提供一種CMOS晶體管及其制作方法，防止CMOS 晶體管的結構單一，體積無法繼續變小。

為解決上述問題，本發明提供一種CMOS晶體管的制作方法，包括：提 供半導體襯底，所述半導體襯底包括n型硅、與n型硅相鄰的p型硅；刻蝕 半導體襯底，在n型硅中定義出p型源/漏極區域，在p型硅中定義出n型源/ 漏極區域；在半導體襯底上依次形成柵介質層和柵極，所述柵極和柵介質層 橫跨p型源/漏極區域和n型源/漏極區域；在柵極兩側的p型源/漏極區域內形 成p型輕摻雜漏極，在n型源/漏極區域內形成n型輕摻雜漏極；在柵極兩側 形成側墻；在柵極及側墻兩側的p型源/漏極區域內形成p型源/漏極，在n型 源/漏極區域內形成n型源/漏極。

可選的，所述柵極材料為多晶硅、金屬或金屬硅化物。所述柵極的寬度 為10nm～100nm。