[發明專利]全數字脈寬控制電路

有效

• 申請號: 200910045945.4
• 申請日: 2009-01-22
• 公開（公告）號: CN101789774A
• 公開（公告）日: 2010-07-28
• 發明（設計）人: 魯雪晴;鄭佳鵬;李偉;林慶龍;歐陽雄
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H03K7/08
• 分類號: H03K7/08;H03K5/13
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及一種控制電路，尤其涉及一種全數字脈寬控制電路。

背景技術

在目前的全數字脈寬控制電路中，大部分是通過檢測當前輸出信號的脈寬 比，將其與預期的脈寬比進行比較，根據比較結果逐步進行調整，最后使輸出 信號的脈寬比等于預期值。

請參閱圖1，圖1為來自雜志《Solid-State?Circuits》，IEEE?Journal?of Volume?41，Issue?6，June?2006?Page(s)：1262?1274?Digital?Object Identifier?10.1109/JSSC.2006.874326，作者為You-Jen?Wang；Shao-Ku?Kao； Shen-Iuan?Liu的一篇題為“An?all-digital?pulsewidth?control?loop”的論 文，文中公開了一種全數字脈寬控制電路，輸入信號進入ADPWCL(An?all-digital pulsewidth?control?loop)電路中，其中一路信號經過延遲線1(delay?line， DL)進行延遲后輸入至檢測電路3(double?edge?detector，DED)，另一路信號 被直接送給檢測電路3，兩路信號之間的延時差即為輸出信號的脈沖寬度，從驅 動時鐘4(Clock?driver，CD)輸出信號的周期與輸入信號一致。DL的延遲通 過環路控制單元2(loop?controller，LC)的輸出來控制，LC電路檢測輸出信 號的脈寬，并與期望的脈寬比較，從而產生輸出以調整DL的延遲，進而調整輸 出信號的脈寬。

由于這種全數字脈寬控制電路的LC電路是在檢測到輸出信號的脈寬后通過 反饋的方式進行逐步調整的，因此該調整過程需要較長的時間才能達到鎖定的 狀態。

發明內容

本發明要解決的技術問題是：提供一種全數字脈寬控制電路，以解決脈寬 調整時間長的問題。

為解決上述技術問題，本發明提供一種全數字脈寬控制電路，包括脈沖產 生器，信號合成單元，在所述脈沖產生器和信號合成單元之間連接有延遲控制 單元和匹配延遲單元，其中，

延遲控制單元，對所述脈沖產生器輸入的參考信號進行延遲并選擇延遲的 信號輸出給所述信號合成單元；

匹配延遲單元，對所述延遲控制單元內產生的延遲進行補償并輸出給所述 信號合成單元。

進一步的，所述延遲控制單元包括：

粗延遲單元，對輸入的參考信號進行延遲，產生系列延遲信號，所述系列 延遲信號由不同個數的單位粗延遲信號組成；

周期檢測單元，用所述粗延遲單元產生的系列延遲信號對參考信號進行采 樣，并對采樣所得到的結果序列進行編碼，得出參考信號的周期與單位粗延遲 信號的比例關系值；

乘法單元，將所述周期值與一期望的占空比值相乘，得到所需要的延遲單 元數；

第一選擇器，根據乘法單元的結果從所述系列延遲信號中選擇相應的粗延 遲輸出；

精延遲單元，根據所述乘法單元的結果對第一選擇器輸出的粗延遲輸出信 號進行進一步的精延遲輸出；

進一步的，所述精延遲單元包括第一反相器、第二反相器、若干并聯的開 關電容單元，其中，

所述第一反相器和所述第二反相器串聯，第一反相器的另一端與所述第一 選擇器的輸出端連接；

所述開關電容單元由MOS電容和MOS晶體管組成，所述MOS電容一端連接 在所述第一反相器和第二反相器之間的連線上，另一端與所述MOS晶體管的漏 極連接；

所述MOS晶體管的柵極連接至所述乘法單元的輸出端，源極接地。

進一步的，所述的MOS電容和MOS晶體管為P型或者N型。

進一步的，在所述信號合成單元與所述匹配延遲單元之間還設置有第二選 擇器，所述第二選擇器的輸入端分別與所述匹配延遲單元的輸出端和精延遲單 元的輸出端連接，所述第二選擇器的輸出端與所述信號合成單元的第一輸入端 連接；

在所述信號合成單元與所述精延遲單元之間還設置有第三選擇器，所述第 三選擇器的輸入端分別與所述匹配延遲單元的輸出端和精延遲單元的輸出端連 接，所述第三選擇器的輸出端與所述信號合成單元的第二輸入端連接，