[發明專利]用于單粒子瞬變(SET)加固的差分壓控振蕩器(VCO)電路結構

無效

• 申請號: 200910043637.8
• 申請日: 2009-06-09
• 公開（公告）號: CN101572546A
• 公開（公告）日: 2009-11-04
• 發明（設計）人: 趙振宇;郭斌;李少青;張民選;馬卓;陳吉華;陳怒興;郭陽;李俊豐;肖海鵬;唐李紅;石大勇
• 申請（專利權）人: 中國人民解放軍國防科學技術大學
• 主分類號: H03L7/099
• 分類號: H03L7/099;H03L1/00;H03K5/13;H03B5/04
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• 代理人: 暫無信息

技術領域

本發明主要涉及到單粒子瞬變(SET)加固鎖相環電路中的壓控振蕩器(VCO)設計領域，特指一種用于單粒子瞬變(SET)加固的差分壓控振蕩器(VCO)電路結構。

背景技術

壓控振蕩器(Voltage-controlled-Oscillator，VCO)主要用于時鐘產生、倍頻和頻率綜合等電路。在輻射環境中，例如衛星運行的軌道空間，帶有壓控振蕩器(VCO)電路模塊的電子設備極易受單粒子效應的影響。單粒子瞬變，是一種由高能粒子轟擊電路的敏感結點引發的效應，由于轟擊后粒子能量沉積導致碰撞電離，電離出的電子-空穴對在晶體管電場和濃度梯度的作用下被傳輸和收集，使得輸出電壓或電流產生暫時性波動，從而導致PLL產生錯誤的時鐘信號。

對于常規對稱負載延遲單元(如圖1所示)，當高能粒子轟擊差分延遲單元的PMOS管M5、M6、M3或M4的漏極時，高能粒子會在其整個穿越徑跡上使MOS管的漏極發生碰撞電離從而產生電子-空穴對，電子-空穴對在PMOS管中的電場和濃度梯度的作用下被傳輸和收集，導致壓控振蕩器(VCO)的差分輸出節點OUT+或OUT-的電壓瞬時急劇上升，使壓控振蕩器(VCO)輸出時鐘超前于參考時鐘，從而產生相位差；反之，當高能單粒子轟擊差分延遲單元的中NMOS管M1或M2的漏極時，高能粒子同樣會使MOS管的漏極發生碰撞電離同時產生電子-空穴對，電子-空穴對在NMOS管中的電場和濃梯度的作用下被傳輸和收集，造成壓控振蕩器(VCO)的差分輸出節點OUT+或OUT-的電壓瞬時迅速下降，導致壓控振蕩器(VCO)輸出時鐘滯后于PFD的參考時鐘，同樣也會產生相位差。

發明內容

本發明要解決的問題在于：針對現有技術存在的技術問題，本發明提供一種結構簡單、工作頻率高和線性度好的用于單粒子瞬變(SET)加固的差分壓控振蕩器(VCO)結構。

為了提高壓控振蕩器(VCO)的抗單粒子瞬變(SET)能力，本發明提出了一種單粒子瞬變(SET)加固壓控振蕩器(VCO)結構(如圖4所示)，其由N

個差分延遲單元級聯組成。該結構通過把每個延遲單元的電流源管M7的漏極Vp短接在一起。首先，增大了Vp結點的電容，使Vp的電壓不易波動，電壓和電流都更為穩定；其次，壓控振蕩器(VCO)中單粒子瞬變(SET)導致的電流改變為N個延遲單元分擔，可明顯降低每個壓控振蕩器VCO中的SET響應；第三，由于多個電流源短接到一起而提高了恢復電流，減小了恢復時間。此外，為保證壓控振蕩器(VCO)的差分輸出特性，將對稱負載結構中二極管連接的PMOS管M5和M6以交叉耦合的方式連接起來(如圖3所示)。

抗單粒子瞬變(SET)能力是指電子設備對輻射效應具有免疫力，在輻射環境中不會改變電氣特性的能力。如果一個電子設備被高能量粒子轟擊時，其功能特性沒有被改變，則可以說該電子設備具有抗SET能力。因此，本發明提出的差分壓控振蕩器(VCO)結構比對稱負載壓控振蕩器(VCO)結構具有更好的抗單粒子瞬變(SET)能力。

為實現上述技術問題，本發明提出的解決方案為：一種用于輻射加固壓控振蕩器的差分壓控振蕩器(VCO)結構，其環路特征在于：第一個差分延遲單元的差分輸入IN+和IN-分別接第N個差分延遲單元的差分輸出OUT-和OUT+，第二個至第N個差分延遲單元的差分輸入IN+和IN-分別接前一個差分延遲單元的差分輸出OUT+和OUT-，每個差分延遲單元的控制電壓都接接控制電壓Vcont端口，并且把每個延遲單元的電流源管M7的漏極Vp短接在一起，從而組成環形差分壓控振蕩器(VCO)結構。其差分延遲單元特征在于：它包括第一NMOS管M1、第二NMOS管M2、第三NMOS管M7、第一PMOS管M3、第二PMOS管M4、第三PMOS管M5、第四PMOS管M6，其中第一NMOS管M1和第二NMOS管M2組成差分對管，其柵極分別接差分輸入IN+和IN-，漏極分別接差分輸出節點OUT-和OUT+，第三個NMOS管M7為尾電流源，其柵極接Vb，主要是保證電流源電流在M1和M2之間周期性的分配。用于控制差分延遲的第一PMOS管M3和第二PMOS管M4接在差分輸出節點OUT-、OUT+和電源電壓VDD之間，柵極都接控制電壓，交叉耦合的第三PMOS管M5和第四PMOS管M6漏極分別接差分輸出OUT-和OUT+，柵極分別接差分輸出OUT+和OUT-，第一PMOS管M3和第三PMOS管M5并聯組成延遲單元的復合負載，第二PMOS管M4和第四PMOS管M6并聯組成復合負載。

與現有技術相比，本發明的優點在于：