[發明專利]顯示測試圖形在線時鐘更新方法

無效

• 申請號: 200910035219.4
• 申請日: 2009-09-15
• 公開（公告）號: CN101655719A
• 公開（公告）日: 2010-02-24
• 發明（設計）人: 楊曉偉;李曉華;張宇寧;雷威
• 申請（專利權）人: 東南大學
• 主分類號: G06F1/08
• 分類號: G06F1/08;G06F13/38;G06F13/42
• 代理公司: 南京經緯專利商標代理有限公司
• 代理人: 葉連生

技術領域

本發明是一種用于顯示測試圖形的在線時鐘更新方法，屬顯示測試技術領域。

背景技術

不同分辨率的顯示器顯示測試圖形時需要更新時鐘信號。目前時鐘更新的控制方法主要是離線更新方法。它的主要缺點如下：

1.更新時鐘之前先調用專門的時鐘編成軟件計算時鐘頻率，根據計算結果將時鐘文件保存在計算機PC的預設目錄下，因而獲得時鐘數據非常繁瑣。

2.傳輸時鐘數據時必須應用分立于測量主控界面的時鐘數據傳輸界面，這導致低效率數據傳輸狀態下的非連續時鐘更新。

3.時鐘數據傳輸時必須采用PC并口LPT到集成電路兩線通訊總線I²C的轉換接口板，這使得不配備LPT的筆記本電腦無法控制時鐘更新。

發明內容

技術問題：本發明的目的是提供一種基于計算機通用串口總線(USB)通訊的顯示測試圖形在線時鐘更新方法。它以上位機(PC)和下位機(USB模塊、現場可編程門陣列FPGA主控、時鐘模塊)之間的數據傳送，完成時鐘更新過程中的通道選擇、時鐘設定、時鐘計算、方案選擇、數據傳輸、數據讀寫等控制功能。

技術方案：本發明的顯示測試圖形在線時鐘更新方法分為上位機(PC)控制流程和下位機(USB模塊、FPGA主控、時鐘模塊)運行流程。該更新方法由上位機的控制流程和下位機的運行流程相連組成。上位機控制輸出通道選擇、時鐘頻率設定、時鐘頻率計算、時鐘方案選擇、時鐘數據發送、時鐘數據接收；下位機運行接收時鐘數據、以I²C總線時序向時鐘芯片寫入或從時鐘芯片讀出時鐘數據、發送時鐘數據以供校驗。

上位機的控制流程包括頻率計算、方案選擇、數據發送和數據接收，其步驟執行如下：

100).參考頻率與輸出頻率：a.在參考頻率編輯框中輸入參考頻率；b.在頻率通道編輯框CLK_A、CLK_B、CLK_C中輸入設定輸出頻率。

101).由式fCLK′=fREF(NFNR)(1NP)]]>計算輸出頻率，其中：f′_CLK為計算輸出頻率，f_REF為參考頻率、N_F為反饋分頻系數、N_R為參考分頻系數、N_P為二次分頻系數。

102).N_F取值范圍是1～2047，其中不能取值10、11、12、13、14、15、19、20、21、22、23、28、29、30、31、37、38、39、46、47、55，N_R取值范圍是1～255，N_P取值是1、2、3、4、5、6、8、9、10、12、15、16、18、20、25、50，設定N_F、N_R，在N_P取值范圍內計算f′_CLK，再設定N_F，在N_R、N_P取值范圍內計算f′_CLK，最后在N_F、N_R、N_P取值范圍內計算f′_CLK，每計算一次f′_CLK，f′_CLK與設定輸出頻率f_CLK比較一次，如絕對誤差小于0.001，進入解決方案列表。

103).在解決方案列表中任選一個方案，發送數據編輯框StrTXData中生成符合這一方案的16個字節時鐘數據。

104).在線編程啟動，StrTXData中的時鐘數據下傳至下位機的FPGA，接收數據編輯框StrRXData中立刻顯示被下傳的時鐘數據以供校驗。