[發明專利]應用于半導體存儲器的靈敏放大器電路及其工作方法

有效

• 申請號: 200910034400.3
• 申請日: 2009-08-28
• 公開（公告）號: CN101656097A
• 公開（公告）日: 2010-02-24
• 發明（設計）人: 王永壽;王鵬飛;張衛
• 申請（專利權）人: 蘇州東微半導體有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06;G11C7/08;G11C7/12
• 代理公司: 南京蘇科專利代理有限責任公司
• 代理人: 陸明耀;陳忠輝

技術領域

本發明涉及一種應用于半導體存儲器的帶有選擇性回寫控制方式的高靈敏度低 壓低功耗的靈敏放大器電路及其工作方式。

背景技術

半導體存儲器被廣泛應用于各種電子產品之中。隨著技術的發展，存儲器的尺寸 越來越小，密度也越來越高，存儲器存取數據的速度也越來越快。靈敏放大器是半導 體存儲器芯片的一個重要組成部分，它直接影響到半導體儲存器的讀取與寫入速度。 靈敏放大器通過對存儲單元位線上的信息采樣，通過電平比較進行判斷，在放大后得 到高、低電平(邏輯狀態“1”或“0”)信號。隨著存儲器密度的提高和容量的增大， 存儲陣列中每根位線上所連接的存儲單元的數量也越來越大，單根位線上的寄生電容 也越來越大，這樣就降低了靈敏放大器的讀取速度和增加了信號的延遲。因此，對靈 敏放大器的要求也越來越高。低電壓低功耗、高速、高穩定性的靈敏放大器的設計是 非常重要的。

應用于半導體存儲器的傳統靈敏放大器，一般采用數字差分比較器或鎖存器結 構，如圖1a，1b所示。上述電路被應用于動態隨機存儲器(DRAM)以及靜態隨機 存儲器(SRAM)電路中，用于放大存儲單元陣列中的數據信號，并且把數據傳到輸 出緩存器。但是，圖1a所示傳統的靈敏放大器結構比圖1b鎖存結構的靈敏放大器要 復雜多，同時不能把數據回寫到數據輸入端；而圖1b所示的傳統鎖存電路雖然簡單， 但是如果位線上存儲單元個數較多，會導致每條位線寄生電容過大，從而使得數據存 取速度變慢。因此在單根位線上單元很多的陣列中，該電路結構需要進一步改進。

另外，圖1b所示的靈敏放大器的回寫操作是正反饋的，不適用于需要負反饋的 存儲器。為了解決上述問題，本發明提出了一種新型的靈敏放大器，以適應不同存儲 器的不同需要。

發明內容

本發明要解決的技術問題是：在低電源電壓下位線上寄生電容較大的情況下，通 過電路設計和時序控制設計出一種具有快速放大能力的靈敏放大器，同時對應于不同 的半導體存儲器，實現一種靈活的回寫控制電路。

本發明的目的通過以下技術方案來實現：

一種應用于半導體存儲器的靈敏放大器電路，包括預充電電路，高靈敏度鎖存放 大電路，以及獨立的快速選擇性回寫電路，所述預充電電路，高靈敏度鎖存放大電路， 以及快速選擇性回寫電路都連接于半導體存儲器的存儲陣列電路的位線BL上，

所述預充電電路包括一個預充電第一NMOS管M1，其柵極接預充電控制信號PRE； 其漏極或源極接預充參考電平V1，相應地，源極或漏極接存儲陣列位線BL；

所述快速選擇性回寫電路由第二NMOS管M4和第一PMOS管M3構成，所述第二NMOS 管M4和第一PMOS管M3的柵極相接、漏極相連構成一反相器結構，所述柵極接到高 靈敏度鎖存放大電路的第一數據端D端，輸出端接到所述存儲陣列的位線BL，所述第 二NMOS管M4和第一PMOS管M3源極端分別接回寫控制信號WRB0端和WRB1端；

所述高靈敏度鎖存放大電路為正反饋鎖存結構，同時還包含電位平衡電路，放大 控制電路以及基準電壓傳送控制電路，以及兩個相連的第二、第三PMOS管M7、M8和 兩個相連的第三、第四NMOS管M11、M12；所述第二、第三PMOS管M7、M8的柵極分 別連接到其的漏極或源極，相應地，該第二、第三PMOS管M7、M8的源極或漏極相連 至高靈敏度鎖存放大電路的第一比較端C0；所述第三、第四NMOS管M11、M12的柵極 分別連接到其的漏極或源極，相應地，該第三、第四NMOS管M11、M12源極或漏極相 連至高靈敏度鎖存放大電路的第二比較端C1；第二PMOS管M7和第三NMOS管M11的 漏極或源極相連到高靈敏度鎖存放大電路的第一數據端D端；第三PMOS管M8和第四 NMOS管M12的漏極或源極相連到高靈敏度鎖存放大電路的第二數據端D*端；

所述位線BL上的位線電壓與高靈敏度鎖存放大電路的平衡控制信號端LOADON的 平衡電壓進行比較后，其信號經所述高靈敏度鎖存放大電路放大并鎖存，然后通過所 述快速選擇性回寫電路控制該信號進行單元內容的選擇性回寫操作。

優選的，所述靈敏放大器電路還包括一個數據采樣第五NMOS開關M2，其柵極接 采樣控制信號FI；其漏極或源極接存儲陣列的位線BL，相應地，源極或漏極接高靈 敏度鎖存放大電路的第一數據端D端。