[發明專利]應用于半導體存儲器的靈敏放大器電路及其工作方法

有效

• 申請號: 200910034400.3
• 申請日: 2009-08-28
• 公開（公告）號: CN101656097A
• 公開（公告）日: 2010-02-24
• 發明（設計）人: 王永壽;王鵬飛;張衛
• 申請（專利權）人: 蘇州東微半導體有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06;G11C7/08;G11C7/12
• 代理公司: 南京蘇科專利代理有限責任公司
• 代理人: 陸明耀;陳忠輝

1.一種應用于半導體存儲器的靈敏放大器電路，包括預充電電路(101)，高靈 敏度鎖存放大電路(103)，以及獨立的快速選擇性回寫電路(102)，其特征在于：所 述預充電電路(101)，高靈敏度鎖存放大電路(103)，以及快速選擇性回寫電路(102) 都連接于半導體存儲器的存儲陣列電路的位線(BL)上，

所述預充電電路(101)包括一個預充電第一NMOS管(M1)，其柵極接預充電 控制信號(PRE)；其漏極或源極接預充參考電平(V1)，相應地，源極或漏極接存儲 陣列位線(BL)；

所述快速選擇性回寫電路(102)由第二NMOS管(M4)和第一PMOS管(M3) 構成，所述第二NMOS管(M4)和第一PMOS管(M3)的柵極相接、漏極相連構 成一反相器結構，所述柵極接到高靈敏度鎖存放大電路(103)的第一數據端(D端)， 輸出端接到所述存儲陣列的位線(BL)，所述第二NMOS管(M4)和第一PMOS管

(M3)源極端分別接回寫控制信號WRB0端和WRB1端；

所述高靈敏度鎖存放大電路為正反饋鎖存結構，同時還包含電位平衡電路，放大 控制電路以及基準電壓傳送控制電路，以及兩個相連的第二、第三PMOS管(M7、 M8)和兩個相連的第三、第四NMOS管(M11、M12)；所述第二、第三PMOS管(M7、 M8)的柵極分別連接到其的漏極或源極，相應地，該第二、第三PMOS管(M7、 M8)的源極或漏極相連至高靈敏度鎖存放大電路(103)的第一比較端(C0)；所述 第三、第四NMOS管(M11、M12)的柵極分別連接到其的漏極或源極，相應地，該 第三、第四NMOS管(M11、M12)源極或漏極相連至高靈敏度鎖存放大電路(103) 的第二比較端(C1)；第二PMOS管(M7)和第三NMOS管(M11)的漏極或源極 相連到高靈敏度鎖存放大電路(103)的第一數據端(D端)；第三PMOS管(M8) 和第四NMOS管(M12)的漏極或源極相連到高靈敏度鎖存放大電路(103)的第二 數據端(D*端)；

所述位線(BL)上的位線電壓與高靈敏度鎖存放大電路(103)的平衡控制信號 端(LOADON)的平衡電壓進行比較后，其信號經所述高靈敏度鎖存放大電路(103) 放大并鎖存，然后通過所述快速選擇性回寫電路(102)控制該信號進行單元內容的 選擇性回寫操作。

2.如權利要求1所述的應用于半導體存儲器的靈敏放大器電路，其特征在于： 所述靈敏放大器電路還包括一個數據采樣第五NMOS開關(M2)，其柵極接采樣控 制信號(FI)；其漏極或源極接存儲陣列的位線(BL)，相應地，源極或漏極接高靈敏 度鎖存放大電路(103)的第一數據端(D端)。

3.如權利要求1所述的應用于半導體存儲器的靈敏放大器電路，其特征在于： 所述電位平衡電路由第四PMOS管(M9)和第五PMOS管(M10)串聯組成，串聯 連接點接到高靈敏度鎖存放大電路(103)判斷基準電壓(VEQ)，第四、第五PMOS 管的另外一端分別接到高靈敏度鎖存放大電路(103)的第一、第二數據端(D、D* 端)，同時所述第四、第五PMOS管(M9，M10)的柵極連接在一起接平衡控制信號 端(LOADON)。

4.如權利要求3所述的應用于半導體存儲器的靈敏放大器電路，其特征在于： 所述電位平衡電路中的PMOS管可以用NMOS管來代替。

5.如權利要求1所述的應用于半導體存儲器的靈敏放大器電路，其特征在于： 所述基準電壓傳送控制電路由第六NMOS管(M14)和第六PMOS管(M5)組成；

所述第六NMOS管(M14)和第六PMOS管(M5)的柵極分別相連接到基準電 壓寫入信號WR端和NWR端；

所述第六PMOS管(M5)源極或漏極接高靈敏度鎖存放大電路(103)的判斷基 準電位(VEQ)，相應的，漏極或源極接至高靈敏度鎖存放大電路(103)的第一比較 端(C0)；

所述第六NMOS管(M14)的源極或漏極接高靈敏度鎖存放大電路(103)的判 斷基準電位(VEQ)，相應的，漏極或源極接至高靈敏度鎖存放大電路(103)的第二 比較端(C1)。