[發明專利]基于芯片內建時鐘晶振的智能自校準芯片及自校準方法

有效

• 申請號: 200910022271.6
• 申請日: 2009-04-29
• 公開（公告）號: CN101552606A
• 公開（公告）日: 2009-10-07
• 發明（設計）人: 余寧梅;楊喆;高維;曹新亮
• 申請（專利權）人: 西安理工大學
• 主分類號: H03L7/06
• 分類號: H03L7/06
• 代理公司: 西安弘理專利事務所
• 代理人: 羅 笛

1.一種基于芯片內建時鐘晶振的智能自校準芯片，包括在芯片(11)的內部設置有內建時鐘晶振(2)、電阻陣列(8)、電容陣列(9)、芯片功能邏輯(12)、自校準模塊(10)，芯片(11)與時鐘基準源(1)連接，其特征在于：

自校準模塊(10)又包括了頻率比較單元(3)、累計單元(4)、仲裁單元(5)、數值加減單元(6)和存儲單元(7)，

所述的時鐘基準源(1)的1A輸出端同頻率比較單元(3)的3B輸入端相連，內建時鐘晶振(2)的2A輸出端同頻率比較單元(3)的3A輸入端相連，內建時鐘晶振(2)的2C輸出端同芯片功能邏輯(12)的12A輸入端相連，頻率比較單元(3)的3C輸出端同仲裁單元(5)的5A輸入端相連，累計單元(4)的4A輸出端同仲裁單元(5)的5D輸入端相連，仲裁單元(5)的5C輸出端同數值加減單元(6)的6C輸入端相連接，仲裁單元(5)的5B輸出端同存儲單元(7)的7A輸入端相連，數值加減單元(6)的6A輸出端同頻率比較單元(3)的3D輸入端相連，數值加減單元(6)的6A輸出端還同累計單元(4)的4B輸入端相連，數值加減單元(6)的6B輸出端同電容陣列(9)的9A輸入端相連，數值加減單元(6)的6B輸出端還同電阻陣列(8)的8A輸入端相連，存儲單元(7)的7B輸出端同電容陣列(9)的9C輸入端相連，存儲單元(7)的7B輸出端還同電阻陣列(8)的8C輸入端相連，電阻陣列(8)的8B輸出端同內建時鐘晶振(2)的2B輸入端相連，電容陣列(9)的9B輸出端同內建時鐘晶振(2)的2D輸入端相連。

2.一種基于芯片內建時鐘晶振的智能自校準方法，其特征在于：該方法采用一種芯片結構，該結構包括：在芯片(11)的內部設置有內建時鐘晶振(2)、電阻陣列(8)、電容陣列(9)、芯片功能邏輯(12)、自校準模塊(10)，芯片(11)的外部與時鐘基準源(1)連接，

所述的自校準模塊(10)又包括了頻率比較單元(3)、累計單元(4)、仲裁單元(5)、數值加減單元(6)和存儲單元(7)；所述的時鐘基準源(1)的1A輸出端同頻率比較單元(3)的3B輸入端相連，內建時鐘晶振(2)的2A輸出端同頻率比較單元(3)的3A輸入端相連，內建時鐘晶振(2)的2C輸出端同芯片功能邏輯(12)的12A輸入端相連，頻率比較單元(3)的3C輸出端同仲裁單元(5)的5A輸入端相連，累計單元(4)的4A輸出端同仲裁單元(5)的5D輸入端相連，仲裁單元(5)的5C輸出端同數值加減單元(6)的6C輸入端相連接，仲裁單元(5)的5B輸出端同存儲單元(7)的7A輸入端相連，數值加減單元(6)的6A輸出端同頻率比較單元(3)的3D輸入端相連，數值加減單元(6)的6A輸出端還同累計單元(4)的4B輸入端相連，數值加減單元(6)的6B輸出端同電容陣列(9)的9A輸入端相連，數值加減單元(6)的6B輸出端還同電阻陣列(8)的8A輸入端相連，存儲單元(7)的7B輸出端同電容陣列(9)的9C輸入端相連，存儲單元(7)的7B輸出端還同電阻陣列(8)的8C輸入端相連，電阻陣列(8)的8B輸出端同內建時鐘晶振(2)的2B輸入端相連，電容陣列(9)的9B輸出端同內建時鐘晶振(2)的2D輸入端相連，

該方法利用上述芯片結構，按照以下步驟實施：

步驟A、將初始確定的應用陣列位數中間數數值作為基準數據存入存儲單元(7)中，應用陣列是指電阻、電容陣列，中間數數值是指應用了一半的電阻、電容時的值；

步驟B、將步驟A的基準數據作為暫存數值輸入存儲單元(7)中，根據暫存數據進行判斷，是最初的數據，其數據沒有被確認為最終數據時，則進入步驟D；是需要校準的情況，需要進行加減操作最初數據，則進入步驟C；是已經校準過的情況，就直接應用確定的最終數據，則進入步驟H；

步驟C、利用數值加減單元(6)對步驟B的暫存數據輸出進行加減操作，得到調整后的數據；

步驟D、根據步驟C得到的調整數據調整相應的電阻陣列(8)、電容陣列(9)，得到對應的電阻、電容值；

步驟E、根據步驟D得到的電阻、電容值調整內建時鐘晶振(2)，得到調整后的時鐘頻率，并將該調整后的時鐘頻率輸入芯片功能邏輯(12)中；

步驟F、利用頻率比較單元(3)，將步驟E得到的調整后的時鐘頻率與時鐘基準源(1)給出的時鐘基準源時鐘頻率進行頻率比較，通過比較得到內建時鐘晶振(2)是比預計的標準內建時鐘頻率大、小、還是相等，頻率比較單元(3)不停的進行比較，并將結果實時輸出到仲裁單元(5)，仲裁單元(5)分別輸出信號到數值加減單元(6)和存儲單元(7)中，數值加減單元(6)再將信號分別輸入頻率比較單元(3)、累計單元(4)、電阻陣列(8)、電容陣列(9)中；同時存儲單元(7)將信號分別輸入電阻陣列(8)、電容陣列(9)中，對內建時鐘晶振(2)的內建時鐘頻率進行調整，如果調整后的時鐘頻率與時鐘基準源時鐘頻率不匹配，則返回到步驟B；

步驟G、利用累計單元(4)進行計時計次操作，如果計時計次數值沒有達到設計者自定義的額定值則返回到步驟B；

步驟H、在存儲單元(7)中存儲時鐘頻率校準好的最終數據，此數據即為校準完成的結果數據。