[發(fā)明專利]一種集成電路的測(cè)試圖形生成器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200910021525.2
• 申請(qǐng)日: 2009-03-13
• 公開（公告）號(hào): CN101509954A
• 公開（公告）日: 2009-08-19
• 發(fā)明（設(shè)計(jì)）人: 雷紹充;李璞;梁峰
• 申請(qǐng)（專利權(quán)）人: 西安交通大學(xué)
• 主分類號(hào): G01R31/3183
• 分類號(hào): G01R31/3183
• 代理公司: 西安通大專利代理有限責(zé)任公司
• 代理人: 惠文軒

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路的測(cè)試領(lǐng)域，特別涉及一種集成電路的測(cè)試圖形生成器。

背景技術(shù)

傳統(tǒng)的測(cè)試圖形生成器(Test?Pattern?Generator，簡(jiǎn)稱TPG)一般采用線性反饋移位寄存器(Linear?Feedback?Shift?Register，簡(jiǎn)稱LFSR)實(shí)現(xiàn)。隨著集成電路測(cè)試頻率的加快，測(cè)試功耗越來(lái)越大。為了降低測(cè)試功耗，人們提出了一系列的解決方案：一種是降低測(cè)試時(shí)鐘頻率，但是這樣會(huì)延長(zhǎng)測(cè)試周期，降低測(cè)試效率；一種是利用增強(qiáng)型的觸發(fā)器隔離被測(cè)電路的目標(biāo)邏輯與掃描鏈，從而降低功耗，但是這樣會(huì)造成被測(cè)電路性能下降，并產(chǎn)生相對(duì)過(guò)大的硬件開銷；一種是采用分時(shí)測(cè)試被測(cè)電路中的不同模塊，雖然這樣可以降低整片的測(cè)試功耗，但是無(wú)法解決熱點(diǎn)(hot-spot)效應(yīng)。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種集成電路的測(cè)試圖形生成器，它的硬件開銷小，成本低；并且所生成的測(cè)試圖形序列的跳變少，可以降低被測(cè)試電路內(nèi)部結(jié)點(diǎn)的跳變，降低測(cè)試功耗。

為了達(dá)到上述目的，本發(fā)明采用以下技術(shù)方案予以實(shí)現(xiàn)。一種集成電路的測(cè)試圖形生成器，其特征在于，包括：I型-線性反饋移位寄存器，解壓縮電路，Johnson計(jì)數(shù)器以及異或門網(wǎng)絡(luò)；所述I型-線性反饋移位寄存器的時(shí)鐘頻率為f₁，生成序列Q＝[Q₁Q₂...Q_m]，其中m為自然數(shù)；所述解壓縮邏輯電路的輸出序列S＝[S₁S₂...S_mS_m+1...S_N]；所述Johnson計(jì)數(shù)器的時(shí)鐘頻率為f₂，其生成序列J＝[J₁J₂...J_mJ_m+1...J_N]，其中N為自然數(shù)，且N>m；所述異或門網(wǎng)絡(luò)的輸出序列X＝[X₁X₂...X_mX_m+1...X_N]為測(cè)試圖形生成器的輸出序列；所述Johnson計(jì)數(shù)器的時(shí)鐘頻率f₂＝2N×f₁，所述I型-線性反饋移位寄存器、解壓縮電路、Johnson計(jì)數(shù)器以及異或門網(wǎng)絡(luò)滿足以下邏輯關(guān)系：

(a)S₁＝Q₁

S2=S6⊕S10⊕S14⊕...⊕S6+4k]]>

S3=S1⊕S5⊕S7⊕...⊕S1+2k]]>