[發(fā)明專利]一種集成電路

無效

• 申請?zhí)枺?/td>: 200910012999.0
• 申請日: 2009-08-10
• 公開（公告）號: CN101997532A
• 公開（公告）日: 2011-03-30
• 發(fā)明（設計）人: 杜松
• 申請（專利權）人: 杜松
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K19/0185
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域：

本發(fā)明涉及一種電路，更具體地說，是涉及一種接口電路結構的改進。

背景技術：

半導體集成電路是將晶體管，二極管等有源元件和電阻器，電容器等無源元件，按照一定的電路互聯(lián)，“集成”在一塊半導體單晶片上，完成特定的電路或者系統(tǒng)功能。

然而，由于科技的發(fā)展，半導體集成電路的集成度越來越高，隨之而來的是半導體器件的耐壓也越來越低了；現(xiàn)有的電路，如果外部半導體即成電路的電壓大于柵極氧化膜電壓時，就會造成柵極氧化膜的擊穿或惡化；因此，即使是外部電壓稍稍高于電源電壓的情況也需要提高原電源電壓的輸出電路，帶來很大的不便。

發(fā)明內容：

本發(fā)明就是針對上述問題，提供一種防止柵極氧化膜擊穿或惡化的集成電路。

為實現(xiàn)上述目的，本發(fā)明采用如下技術方案，本發(fā)明包括信號發(fā)生電路、電壓轉換電路、上拉控制電路、下拉控制電路。

本發(fā)明的有益效果：

由于本發(fā)明輸入以第一電源電位的一個電路的輸出信號，根據(jù)該電路的輸出信號從輸出部向以第二電位為電源電位的其他電路輸出信號的輸出電路，因此，即便外部電壓大于柵極氧化膜的耐壓，也不會把這部分電壓加到柵極氧化膜上，從而避免了柵極氧化膜被擊穿或惡化。

附圖說明：

圖1是本發(fā)明的電路原理圖。

具體實施方式：

本發(fā)明包括信號發(fā)生電路、電壓轉換電路、上拉控制電路、下拉控制電路。

所述的信號發(fā)生電路由輸入信號IN和啟動信號EN經(jīng)過與門連接到N型晶體管N3的柵極上，輸入信號IN經(jīng)過非門和啟動信號EN經(jīng)過或非門連接到N型晶體管N8的柵極上。

所述的電壓轉換電路由P型晶體管P1、P2、P3、P4，N型晶體管N1、N2、N3、N4、N5組成；N型晶體管N1、N2的柵極相連，N1的源極同N2的漏極相連，N1的漏極連接到第一電源上，N2的源極連接到與門上；P型晶體管P1、P2的源極、柵極分別連接到第二電源上，P型晶體管P1的漏極連接到P型晶體管P3的源極上，P型晶體管P2的漏極連接到P型晶體管P4的源極上；P型晶體管P3、P4的漏極分別連接到N型晶體管N3、N4的漏極上，P型晶體管P3、P4的柵極分別連接到第一電源上；N型晶體管N3的源極連接到N型晶體管N5的漏極上；N型晶體管N5的柵極連接到第一電源上，源極接地；N型晶體管N4的源極連接到第一電源上。

所述的上拉控制電路由P型晶體管P5、P6組成，P型晶體管P5的源極連接到第二電源上，柵極連接到P型晶體管P1的柵極上，漏極與P型晶體管P6的源極相連；P型晶體管P6的柵極連接到第一電源上。

所述的下拉控制電路由N型晶體管N7、N8組成，N型晶體管N7的柵極連接到第一電源上，源極與P型晶體管P6的漏極相連，漏極與N型晶體管N8的源極相連；N型晶體管N8的柵極連接到或非門的輸出端，漏極接地。

第一電源的電壓小于集成電路柵極氧化膜的耐壓，第二電源是外部集成電路的電源電壓。

根據(jù)輸出信號生成第一電源與接地電位的電位差為振幅的第一和第二控制信號的信號發(fā)生電路生成的第一控制信號作為輸入，通過變換該第一控制信號的振幅，生成上拉控制信號并輸出的電壓轉換電路，將從電壓轉換電路輸出的上拉控制信號作為輸入，根據(jù)該上拉控制信號的指示控制是否將輸出部的電位上拉到第二電源的上拉控制電路和將信號發(fā)生電路生成的第二控制信號作為下拉控制信號輸入并根據(jù)該下拉控制信號的指示控制是否將輸出部的電位下拉到接地電位的下拉控制電路。