[發明專利]芯片封裝結構的制程

無效

• 申請號: 200910008384.0
• 申請日: 2009-02-25
• 公開（公告）號: CN101740411A
• 公開（公告）日: 2010-06-16
• 發明（設計）人: 沈更新;林峻瑩
• 申請（專利權）人: 南茂科技股份有限公司;百慕達南茂科技股份有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/782
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 駱希聰

技術領域

本發明是有關于一種芯片封裝結構的制程，且特別是有關于一種較薄的芯片封裝結構的制程。

背景技術

在半導體產業中，集成電路(integrated?circuits，IC)的制程主要分為三個階段：集成電路設計、集成電路的制作及集成電路的封裝。

在集成電路的制程中，芯片系經由晶片(wafer)制作、電路設計以及切割晶片等步驟而完成。晶片具有一有源面，其為有多個有源元件形成于其上的表面。于形成晶片內的集成電路之后，在晶片的有源面上形成多個接墊，以使由切割晶片所形成的芯片可透過接墊電性連接至承載器。承載器可為一導線架或一線路板。芯片經由打線接合(wire?bonding)或倒裝焊(flip?chip?bonding)等方式電性連接至承載器(carrier)，其中芯片的接墊電性連接至承載器的接墊，以形成一芯片封裝結構。

一般而言，現有的線路板制程都必需用到核心介電層，而圖案化線路層與圖案化介電層以全加成法(fully?additive?process)、半加成法(semi-additiveprocess)、減成法(subtractive?process)或是其他適合的方法交替地堆疊于核心介電層上。由前述可知，核心介電層的厚度為線路板的總厚度的主要部分。因此，若無法有效地降低核心介電層的厚度，勢必不利于降低芯片封裝結構的總厚度。

發明內容

本發明提供一種芯片封裝結構的制程，其可制得厚度較薄的芯片封裝結構。

本發明提出一種芯片封裝結構的制程如下所述。首先，提供一圖案化導電層與一圖案化防焊層圖案化防焊層，其中圖案化導電層具有多個第一開口，圖案化防焊層配置于圖案化導電層上。接著，接合多個芯片至圖案化導電層上，以使芯片與圖案化防焊層分別配置于圖案化導電層的相對二表面上。然后，借由多條導線電性連接芯片至圖案化導電層，其中導線貫穿圖案化導電層的第一開口。之后，形成至少一封裝膠體，以包覆圖案化導電層、圖案化防焊層、芯片以及導線。然后，分割封裝膠體、圖案化導電層與圖案化防焊層。

在本發明的一實施例中，提供圖案化導電層與圖案化防焊層的方法如下所述。首先，提供一導電層。接著，形成一防焊層于導電層上。然后，圖案化防焊層以形成圖案化防焊層，其中圖案化防焊層暴露出部分導電層。之后，圖案化導電層以形成圖案化導電層。

在本發明的一實施例中，提供圖案化導電層與圖案化防焊層的方法如下所述。首先，提供一防焊層。接著，形成一導電層于防焊層上。然后，圖案化防焊層以形成圖案化防焊層，其中圖案化防焊層暴露出部分導電層。之后，圖案化導電層以形成圖案化導電層。

在本發明的一實施例中，提供圖案化導電層與圖案化防焊層的方法如下所述。首先，提供一導電層。然后，形成一防焊層于導電層上。之后，圖案化導電層以形成圖案化導電層。然后，圖案化防焊層以形成圖案化防焊層，其中圖案化防焊層暴露出部分圖案化導電層。

在本發明的一實施例中，提供圖案化導電層與圖案化防焊層的方法如下所述。首先，提供一防焊層。接著，形成一導電層于防焊層上。然后，圖案化導電層以形成圖案化導電層。之后，圖案化防焊層以形成圖案化防焊層，其中圖案化防焊層暴露出部分圖案化導電層。

在本發明的一實施例中，多個第二開口形成于圖案化防焊層上，其中第二開口暴露出各芯片的局部區域以及部分圖案化導電層。

在本發明的一實施例中，多個第三開口形成于圖案化防焊層上。

在本發明的一實施例中，芯片封裝結構的制程更包括于各第三開口中形成一外部電極，且外部電極透過第三開口電性連接至圖案化導電層。

在本發明的一實施例中，芯片封裝結構的制程更包括形成一粘著層于芯片與圖案化導電層之間。

在本發明的一實施例中，粘著層為一B階粘著層。

在本發明的一實施例中，B階粘著層預先形成于芯片的一有源面上。

在本發明的一實施例中，在芯片粘著至圖案化導電層之前，B階粘著層形成于圖案化導電層上。

基于上述，本發明的芯片封裝結構的制程可在不需用到核心介電層的情況下，制作出芯片封裝結構，故本發明的芯片封裝結構的制程所制得的芯片封裝結構的厚度小于現有的芯片封裝結構的厚度。

附圖說明

為讓本發明的上述目的、特征和優點能更明顯易懂，以下結合附圖對本發明的具體實施方式作詳細說明，其中：

圖1A至圖1H為本發明一實施例的芯片封裝結構的制程剖面圖。

主要元件符號說明：

100、100’：芯片封裝結構

110：導電層