[發明專利]形成半導體器件的圖案的方法

無效

• 申請號: 200910001020.X
• 申請日: 2009-01-19
• 公開（公告）號: CN101546694A
• 公開（公告）日: 2009-09-30
• 發明（設計）人: 許仲君
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L21/00
• 分類號: H01L21/00
• 代理公司: 北京市柳沈律師事務所
• 代理人: 彭久云

技術領域

本發明涉及形成半導體器件的圖案的方法。

背景技術

由于諸如裝備有存儲器件的個人便攜設備和個人計算機的信息介質的 快速普及，已經要求發展出用于制造高度集成的半導體器件的工藝，這種半 導體器件具有高的存儲容量、改善的可靠性以及用于存取數據的快速操作速 度。

隨著圖案的臨界尺寸即圖案的大小減小，半導體器件的速度提高。為了 改善半導體器件的集成度，重要的是在光刻工藝的應用中控制圖案的臨界尺 寸。

然而，在使用通常數值孔徑小于1.2的ArF曝光機的光刻工藝中，通過 單一曝光工藝難以形成小于40nm的線和空間(L/S)圖案。此外，更難以形 成小于30nm的L/S圖案，即使當高指數流體(HIF)材料和超數值孔徑 (hyper-NA)曝光機一起使用時。

為了解決光刻工藝的問題，已經發展出雙圖案化技術(DPT)，用于通 過降低傳統曝光機中的K1因子來改善分辨率。

DPT包含1)雙曝光蝕刻技術(double?exposure?etch?technology，DEET) 和2)間隙壁圖案化技術(spacer?patterning?technology，SPT)，這些已經在半 導體器件生產工藝中使用。

DEET可應用于用于形成多層圖案的工藝，該多層圖案包含類似磚墻圖 案的平臺插塞接觸(LPC)、柵極以及位線。DEET包括：形成第一圖案，第 一圖案的節距為圖案節距的兩倍；以及在第一圖案之間形成節距與第一圖案 相同的第二圖案，由此獲得具有期望分辨率的圖案。然而，DEET需要更多 任務和蝕刻步驟來形成第一和第二圖案，并導致在用于形成第一和第二圖案 的掩模工藝中的未對準。

SPT可以應用于NAND工藝，其包含均由線和空間組成的大量金屬層 和控制柵極。由于用于形成圖案的掩模工藝在SPT中執行一次，SPT是一種 自對準技術，用于防止掩模工藝的未對準。然而，SPT需要用于切割間隙壁 圖案部的圖案化工藝和用于在襯墊邊緣部中形成焊盤圖案的圖案化工藝。

圖1a至1d為說明傳統間隙壁圖案化技術的圖示。

參考圖1a，包含第一掩模膜15和第二掩模圖案17的沉積結構通過光刻 工藝形成于基板11的底層13上。

參考圖1b，絕緣膜19形成于包含第二掩模圖案17的所得結構上。

參考圖1c，回蝕刻工藝被執行以各向異性蝕刻絕緣膜19，由此在第二 掩模圖案17的側壁形成隔離的間隙壁19-1。

參考圖1d，第二掩模圖案17被除去以形成角型間隙壁圖案19-2。

由于間隙壁圖案19-2具有不對稱形狀，當使用間隙壁圖案19-2作為蝕 刻掩模，下部底層13被蝕刻時，臨界尺寸均勻性低的圖案形成，如圖2所 示。結果，半導體器件的可靠性降低，且半導體器件的良率減小。

發明內容

本發明各種實施例涉及提供一種形成半導體器件的圖案的方法，其包括 形成對稱間隙壁圖案，該對稱間隙壁圖案在SPT中用作蝕刻掩模圖案，從而 獲得穩定的蝕刻條件。

根據本發明實施例，一種形成半導體器件的圖案的方法，包括：在底層 上形成第一掩模膜和第二掩模膜；使用光致抗蝕劑掩模圖案作為蝕刻掩模， 部分蝕刻該第一掩模膜和第二掩模膜以在該第一掩模膜的剩余部分上形成 中間掩模圖案，該中間掩模圖案具有凸起形狀且包含第一和第二掩模膜層； 在該中間掩模圖案的側壁形成第一間隙壁；使用該第一間隙壁和該中間掩模 圖案的第二掩模膜層作為蝕刻掩模，蝕刻該第一掩模膜的剩余部分和該中間 掩模圖案的第一掩模膜層，以露出該底層并形成包含第一和第二掩模膜層的 掩模圖案；在該掩模圖案的側壁形成第二間隙壁；以及除去該掩模圖案以形 成對稱間隙壁圖案。

在形成第一掩模膜之前，該方法可進一步包括在該底層上形成多晶硅 層、氮化硅膜和氮化物膜。

利于在低溫下沉積并防止由熱工藝導致的提升現象的任何材料可用作 該第一掩模膜。具體而言，該第一掩模膜可包含非晶碳層。