[發明專利]一種內部集成電路總線時序調節方法、相應裝置及系統有效
| 申請號: | 200910000390.1 | 申請日: | 2009-01-07 |
| 公開(公告)號: | CN101770443A | 公開(公告)日: | 2010-07-07 |
| 發明(設計)人: | 張洪崠;唐烽杰 | 申請(專利權)人: | 成都市華為賽門鐵克科技有限公司 |
| 主分類號: | G06F13/42 | 分類號: | G06F13/42 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 內部 集成電路 總線 時序 調節 方法 相應 裝置 系統 | ||
技術領域
本發明涉及電子通信技術領域,具體涉及一種I2C總線時序調節方法、相 應裝置及系統。
背景技術
內部集成電路I2C總線(Inter-Integrated?Circuit?Bus)是由飛利浦PHILIPS 公司開發的兩線式串行總線,用于連接微控制器及其外圍設備。I2C總線最初 是為音頻和視頻設備開發的,如今主要用于服務器管理中使用。采用I2C總線 可以實現多個設備之間的通信,便于對設備的控制、訪問,因此,廣泛應用于 電子通信技術領域。
I2C總線是由串行數據(SDA,Serial?Data)總線和串行時鐘線(SCL,Serial? Data)組成,設備之間傳輸的數據是承載在SDA上,I2C總線上傳輸的的信 號的種類有三種,分別是:開始信號、結束信號和應答信號。其中,開始信 號是指:SCL為高電平時,SDA從高電平跳變為低電平,此時,I2C總線兩 端的設備中其中一個設備向另一個設備傳輸數據;結束信號是指:SCL為低 電平時,SDA從低電平跳變為高電平,此時,I2C總線兩端的設備中其中一個 設備結束向另一個設備傳輸數據;應答信號是指:I2C總線兩端的設備中其中 一個設備接收到8比特bit數據后,向另一個設備發出低電平脈沖,作為該設 備接收到8bit數據的響應通知給與之對應的設備。
在I2C協議中規定在SCL為高電平時,SDA有高低電平的跳變,則表示 I2C總線兩端的設備中,一端向另一端發送讀/寫操作的開始/結束命令。在一 次讀/寫操作的開始和結束之間,SDA上的電平變化時,要求SCL上的電平為 低電平,這是正確的I2C時序,如圖1所示。否則,接收設備認為收到了錯誤 的信號。通常I2C總線的時序錯誤發生在SCL的下降沿,即SCL上的電平處 于下降沿,而SDA上的電平也處于高低電平的跳變狀態,此時,I2C總線上的 時序是錯誤的時序,如圖2所示。
為了減少I2C總線上的時序發生錯誤,現有技術中的做法通常有兩種,一 種是如圖3所示,在設備A與設備B之間的I2C總線的SCL和SDA總線上, 分別接有對地電容C1、C2,通過調節SCL和SDA上接有的對地電容的容值, 使得SDA的下降沿變緩和/或SCL的下降沿變陡,增加I2C時序裕度。需要說 明的是時序裕度可以理解是SCL處于下降沿與SDA上的電平開始跳變之間的 時間間隔,時間間隔大,則出現錯誤時序的幾率小,反之,時間間隔小,則I2C 總線上的時序發生錯誤的幾率大。采用這種方法來實現對I2C總線的時序的調 節的缺點是調節的范圍小,通常不能達到完全避免I2C總線上的時序錯誤的目 的。
另一種調節I2C總線上的時序的方法是在通信的兩個設備之間插入隔離器 件,這種隔離器件對I2C總線上的時序調節的作用是相當有限的,即調節的范 圍也非常小,使得調節I2C總線上的時序錯誤效果不明顯。
發明內容
本發明實施例提供一種I2C總線時序調節方法、相應裝置及系統,可以根 據設計需要,選擇需要調節范圍,能夠有效的減少I2C總線上時序錯誤。
本發明實施例提供了一種內部集成電路I2C總線時序調節方法,包括:
接收串行時鐘SCL總線上的信號和串行數據SDA總線上的信號;
根據所述接收到的SCL總線上的信號和SDA總線上的信號,判斷I2C總線 上信號傳輸的方向;
當SCL總線上的信號處于每個下降沿時,根據所述判斷出的方向,將SDA 總線上的信號延遲時間T輸出;
根據所述判斷出的方向,將SCL總線上的信號輸出。
本發明實施例還提供了一種內部集成電路I2C總線時序調節裝置,包括:
接收單元,用于接收串行時鐘SCL總線上的信號和串行數據SDA總線上的 信號;
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