[發明專利]一種內部集成電路總線時序調節方法、相應裝置及系統

有效

• 申請號: 200910000390.1
• 申請日: 2009-01-07
• 公開（公告）號: CN101770443A
• 公開（公告）日: 2010-07-07
• 發明（設計）人: 張洪崠;唐烽杰
• 申請（專利權）人: 成都市華為賽門鐵克科技有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 逯長明

1.一種內部集成電路I²C總線時序調節方法，其特征在于，包括：

接收串行時鐘SCL總線上的信號和串行數據SDA總線上的信號；

根據所述接收到的SCL總線上的信號和SDA總線上的信號，判斷I²C總線 上信號傳輸的方向；

當SCL總線上的信號處于每個下降沿時，根據所述判斷出的方向，將SDA 總線上的信號延遲時間T輸出；

根據所述判斷出的方向，將SCL總線上的信號輸出。

2.根據權利要求1所述的方法，其特征在于，所述根據所述接收到的SCL 總線上的信號和SDA總線上的信號，判斷I²C總線上信號傳輸的方向，包括：

判斷是否接收到I²C開始信號，如果是，根據接收到的I²C開始信號，獲取 SCL和SDA總線上傳輸的信號的方向。

3.根據權利要求2所述的方法，其特征在于，所述當SCL總線上的信號處 于每個下降沿時，根據所述判斷出的方向，將SDA總線上的信號延遲時間T輸 出，包括：

記錄SCL總線上的時鐘數目；

在SCL總線上前8個下降沿時，根據所述獲取的SDA總線上傳輸的信號的 方向，將SDA總線上的信號延遲時間T輸出。

4.根據權利要求3所述的方法，其特征在于，所述方法還包括：

在SCL總線上第9個下降沿時，將SDA總線上的信號延遲時間T后，按照與 前8下降沿傳輸的信號相反的傳輸方向輸出。

5.根據權利要求3或4所述的方法，其特征在于，所述方法還包括：

根據第8個上升沿時接收到的SDA總線上的信號值，獲取下一字節的傳輸 方向，所述前8個時鐘周期中SDA傳輸了一個字節；

當記錄的SCL總線上的時鐘數目為9時，將所述記錄的SCL總線上的時鐘 數目清零；

再次記錄SCL總線上的時鐘數目；

在所述再次記錄SCL總線上的時鐘數目的前8個下降沿時，根據所述獲取 下一字節的傳輸方向，將SDA總線上的信號延遲時間T輸出。

6.根據權利要求5所述的方法，其特征在于，所述方法還包括：

在所述再次記錄SCL總線上的時鐘數目的第9個下降沿時，將SDA總線上 的信號延遲時間T后，按照與前8個時鐘周期傳輸的信號相反的傳輸方向輸出。

7.根據權利要求1所述的方法，其特征在于，所述根據所述判斷出的方向， 將SCL總線上的信號輸出，包括：

根據所述判斷出的方向，將SCL總線上的信號延遲時間T’輸出，所述時 間T’小于所述時間T。

8.一種內部集成電路I²C總線時序調節裝置，其特征在于，包括：

接收單元，用于接收串行時鐘SCL總線上的信號和串行數據SDA總線上的 信號；

判斷單元，用于根據所述接收到的SCL總線上的信號和SDA總線上的信 號，判斷I²C總線上信號傳輸的方向；

延遲單元，用于當SCL總線上的信號處于每個下降沿時，根據所述判斷出 的方向，將SDA總線上的信號延遲時間T；

發送單元，用于根據所述判斷出的方向，將SDA總線上延遲時間T后的信 號和SCL總線上的信號輸出。

9.根據權利要8所述的裝置，其特征在于，所述判斷單元包括：

第一判斷單元，用于判斷是否接收到I²C開始信號，如果是，通知第一獲 取單元；

第一獲取單元，用于根據接收到的I²C開始信號，獲取SCL和SDA總線上 傳輸的信號的方向；

記錄時鐘單元，用于記錄SCL總線上的時鐘數目，所述延遲單元根據所述 記錄的時鐘數目，根據所述第一獲取單元獲取的SDA總線上傳輸的信號的方 向，將SDA總線上的信號延遲時間T。