[發(fā)明專利]總線存取請(qǐng)求的選擇性排除

有效

• 申請(qǐng)?zhí)枺?/td>: 200880123579.3
• 申請(qǐng)日: 2008-11-19
• 公開（公告）號(hào): CN101911032A
• 公開（公告）日: 2010-12-08
• 發(fā)明（設(shè)計(jì)）人: 盧奇安·科德雷斯庫;阿賈伊·A·英格爾;克里斯托弗·E·科布;埃里克·J·普隆德克
• 申請(qǐng)（專利權(quán)）人: 高通股份有限公司
• 主分類號(hào): G06F13/16
• 分類號(hào): G06F13/16;G06F12/08
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 劉國偉

1.一種方法，其包括：

確定處理器的邏輯電路處的總線單元存取設(shè)置；以及

基于所述總線單元存取設(shè)置選擇性地排除總線單元存取請(qǐng)求。

2.根據(jù)權(quán)利要求1所述的方法，其中通過所述邏輯電路響應(yīng)于所述總線單元存取設(shè)置而攔截所述總線單元存取請(qǐng)求并選擇性地放棄所述總線單元存取請(qǐng)求或?qū)⑺隹偩€單元存取請(qǐng)求發(fā)送到所述處理器的總線單元來執(zhí)行所述選擇性地排除。

3.根據(jù)權(quán)利要求1所述的方法，其中所述處理器是包含多個(gè)總線單元存取設(shè)置的多線程處理器，且其中所述邏輯電路可操作而以逐線程為基礎(chǔ)選擇性地排除來自多個(gè)指令線程的總線單元存取請(qǐng)求，所述多個(gè)指令線程中的每一指令線程具有所述多個(gè)總線單元存取設(shè)置的對(duì)應(yīng)的總線單元存取設(shè)置。

4.根據(jù)權(quán)利要求1所述的方法，其中所述總線單元存取請(qǐng)求包括用以請(qǐng)求高速緩沖存儲(chǔ)器在所述處理器的執(zhí)行單元需要數(shù)據(jù)或指令之前從存儲(chǔ)器檢索所述數(shù)據(jù)或指令的預(yù)取指令。

5.根據(jù)權(quán)利要求1所述的方法，其中選擇性地排除所述總線單元存取請(qǐng)求包括基于服務(wù)質(zhì)量參數(shù)排除加載指令或存儲(chǔ)指令。

6.根據(jù)權(quán)利要求1所述的方法，其中所述總線單元存取設(shè)置包括預(yù)取停用設(shè)置。

7.根據(jù)權(quán)利要求6所述的方法，其進(jìn)一步包括準(zhǔn)許所述處理器的執(zhí)行單元響應(yīng)于未經(jīng)高速緩存的存儲(chǔ)器存取或響應(yīng)于高速緩沖存儲(chǔ)器未命中事件而使用總線單元從存儲(chǔ)器檢索數(shù)據(jù)。

8.根據(jù)權(quán)利要求1所述的方法，其中選擇性地排除包含在具有或不具有高速緩沖存儲(chǔ)器未命中的情況下排除從存儲(chǔ)器檢索數(shù)據(jù)的硬件預(yù)取嘗試。

9.根據(jù)權(quán)利要求1所述的方法，其中所述總線單元存取設(shè)置包括所保證的服務(wù)質(zhì)量設(shè)置、位旗標(biāo)設(shè)置、總線隊(duì)列閾值、啟用或停用設(shè)置中的一者，或其任何組合。

10.根據(jù)權(quán)利要求1所述的方法，其中所述總線單元存取設(shè)置包括監(jiān)督狀態(tài)寄存器的位旗標(biāo)。

11.根據(jù)權(quán)利要求1所述的方法，其中從硬件單元或從軟件命令接收所述總線單元存取請(qǐng)求。

12.根據(jù)權(quán)利要求1所述的方法，其中所述總線單元存取請(qǐng)求包括數(shù)據(jù)高速緩沖存儲(chǔ)器預(yù)取請(qǐng)求或指令高速緩沖存儲(chǔ)器預(yù)取請(qǐng)求。

13.根據(jù)權(quán)利要求1所述的方法，其中所述總線單元存取設(shè)置包括總線單元閾值。

14.根據(jù)權(quán)利要求13所述的方法，其中所述總線單元閾值包括數(shù)據(jù)隊(duì)列的深度。

15.根據(jù)權(quán)利要求2所述的方法，其進(jìn)一步包括接收與應(yīng)用相關(guān)聯(lián)的服務(wù)質(zhì)量參數(shù)。

16.一種處理器，其包括：

執(zhí)行單元，其經(jīng)配置以處理用以檢索數(shù)據(jù)的指令；

總線單元，其經(jīng)配置以處理存取存儲(chǔ)器的所接收的請(qǐng)求且具有用以存儲(chǔ)未經(jīng)處理的請(qǐng)求的緩沖器；以及

邏輯電路，其經(jīng)配置以響應(yīng)于與所述指令相關(guān)聯(lián)的優(yōu)先權(quán)設(shè)置且進(jìn)一步響應(yīng)于所述緩沖器的狀態(tài)而選擇性地阻止從所述存儲(chǔ)器檢索所述數(shù)據(jù)。

17.根據(jù)權(quán)利要求26所述的處理器，其中所述緩沖器包含隊(duì)列，且其中所述邏輯電路經(jīng)配置以響應(yīng)于所述隊(duì)列的深度超過與所述優(yōu)先權(quán)設(shè)置相關(guān)聯(lián)的閾值而選擇性地阻止從所述存儲(chǔ)器檢索所述數(shù)據(jù)。

18.根據(jù)權(quán)利要求27所述的處理器，其中所述指令與多個(gè)處理線程的特定處理線程相關(guān)聯(lián)，且其中所述多個(gè)處理線程中的每一處理線程與對(duì)應(yīng)的優(yōu)先權(quán)設(shè)置相關(guān)聯(lián)。

19.根據(jù)權(quán)利要求27所述的處理器，其中所述指令是加載指令，且其中所述邏輯電路經(jīng)配置以阻止響應(yīng)于高速緩沖存儲(chǔ)器未命中而從所述存儲(chǔ)器存取所述數(shù)據(jù)。

20.根據(jù)權(quán)利要求27所述的處理器，其中所述指令是針對(duì)待存儲(chǔ)于高速緩沖存儲(chǔ)器處的數(shù)據(jù)的預(yù)取指令。

21.根據(jù)權(quán)利要求20所述的處理器，其中所述邏輯電路進(jìn)一步經(jīng)配置以選擇性地停用響應(yīng)于與所述指令相關(guān)聯(lián)的硬件產(chǎn)生的預(yù)取請(qǐng)求而對(duì)所述存儲(chǔ)器的存取。