[發明專利]自組裝側壁間隙壁

有效

• 申請號: 200880110864.1
• 申請日: 2008-10-01
• 公開（公告）號: CN101952947A
• 公開（公告）日: 2011-01-19
• 發明（設計）人: 布魯斯·多麗絲;卡爾·J·拉登斯
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/49;H01L21/266
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邱軍

技術領域

本發明涉及一種納米結構，并具體涉及半導體結構及其制造方法。更具體地，本發明涉及一種包括至少一個圖案化區域的納米結構及利用自組裝聚合物技術(self-assembled?polymer?technology)制造此結構的方法，該至少一個圖案化區域包括至少一種材料且具有包括由自組裝聚合物的聚合嵌段成分(polymeric?block?component)構成的側壁間隙壁的形貌邊緣(topographicedge)。

背景技術

場效晶體管(FET)是當今集成電路的基本結構單元。這種晶體管可形成在常規的塊狀襯底(諸如硅)或絕緣體上半導體(SOI)襯底中。

目前，FET是通過在柵極電介質和襯底上沉積柵極電極來制造。一般而言，晶體管制造工藝進行光刻及蝕刻工藝以限定導電的(例如多晶硅)柵極結構。隨后柵極結構和襯底典型地被熱氧化(但并非總是如此)，并且在此之后，通過注入形成源極/漏極延伸。有時，使用源極/漏極延伸的間隙壁來執行注入，以在柵極與注入結之間產生一定的距離。在一些情況下，諸如在制造n-FET器件時，在沒有源極/漏極延伸的間隙壁的狀態下注入n-FET器件的源極/漏極延伸。對于p-FET器件，典型地在存在源極/漏極延伸的間隙壁的狀態下注入源極/漏極延伸。在注入源極/漏極延伸之后，典型地形成比源極/漏極延伸的間隙壁更厚的間隙壁。隨后在存在厚間隙壁的狀態下進行深源極/漏極注入。進行高溫退火以使結活化，其后通常使源極/漏極以及柵極的頂部硅化。硅化物的形成典型地需要在含Si的襯底上沉積耐火金屬(refractory?metal)并隨后進行高溫熱退火工藝以產生硅化物材料。硅化工藝形成到深源極/漏極區域及柵極導體的低電阻率接觸。

在上文中，較厚的間隙壁在柵極電極(即，多晶硅或任何其他導電材料)與用以確定FET的半導體電特性的注入摻雜劑之間提供自對準偏移(self-aligned?offset)。

為了制造比現行集成電路(IC)具有更高集成度的諸如存儲器、邏輯電路及其他裝置的集成電路，必須找到進一步縮小FET的尺寸的方式。縮小晶體管尺寸可實現性能與緊湊度的提高，但這樣的縮小具有一些器件劣化效應。通過降低晶體管線寬、減小柵極氧化物厚度以及降低源極/漏極延伸電阻，可獲得高性能FET器件的新一代的改善。較小的晶體管線寬使得源極與漏極之間的距離更小。這使得互補金屬氧化物半導體(CMOS)電路的開關速度變得更快。

除了上文所述的之外，尺寸縮小的FET所使用的間隙壁也必須相應縮小，以提供緊湊的器件。然而，包括沉積電介質材料(諸如硅的氧化物或硅的氮化物)及各向異性蝕刻的形成間隙壁的傳統方法由于器件尺寸持續縮小而變得比較不實用。形成間隙壁時采用的各向異性蝕刻步驟也不是所希望的，因為其通常會更改、移除和/或損壞FET區域內的各種材料。

應注意，上述問題不僅涉及FET器件。事實上，在包括間隙壁的任何納米結構(間隙壁抵接結構內的材料或材料堆疊的形貌邊緣)中，都存在上述與傳統的間隙壁形成和器件縮小相關的問題。

由上可知，需要提供可以用在各種納米結構中的、新的并改善的間隙壁，以保護結構內存在的材料或材料堆疊的形貌邊緣。具體地，需要保護柵極堆疊結構的邊緣的、新的并改善的間隙壁。

發明內容

本發明提供一種可用于各種納米結構中的間隙壁，以保護結構內存在的材料或材料堆疊的形貌邊緣。具體地，采用包括自組裝嵌段共聚物的聚合嵌段成分的間隙壁，以保護材料或材料堆疊的形貌邊緣。本發明的間隙壁可以是在一些應用中可移除的犧牲間隙壁，或者可以是保留在結構中的永久間隙壁。

一般而言，本發明提供一種納米結構，包括：圖案化區域，包括至少一個材料層并且具有至少一個形貌邊緣；和直接抵接形貌邊緣的間隙壁，該間隙壁包括自組裝嵌段共聚物的聚合嵌段成分。