[發明專利]改進的埋入式隔離層

無效

• 申請號: 200880025008.6
• 申請日: 2008-05-16
• 公開（公告）號: CN101755332A
• 公開（公告）日: 2010-06-23
• 發明（設計）人: M·丘奇
• 申請（專利權）人: 英特賽爾美國股份有限公司
• 主分類號: H01L21/761
• 分類號: H01L21/761;H01L21/74;H01L29/06
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 李玲

背景與概要

本發明涉及集成電路，尤其涉及用于集成電路的埋入式結隔離。

表面下層被用于限定集成電路中許多結構的隔離結的底部。導電性交替排列的多個層有時候垂直層疊著，以滿足諸多工藝的隔離需要，比如用于構造混合信號和功率管理電路的CMOS和/或DMOS工藝。

這些工藝中的層應該保持盡可能地薄，但仍然滿足所需的電壓，以便使這些層的邊緣的側面擴散面積達到最小。

一種關鍵的表面下層的示例是圖1所示橫向NMOS結構中的P隔離層，其厚度必須達到最小。當N層處于24伏、漏極觸點處于-5伏、P隔離層處于0伏且P基板處于0伏時，可能要求這種器件在形成漏極的N區域以及P隔離層下方的N層之間設置隔離。這種交替的N和P層組合的另一個益處是，當漏極觸點是-5伏時，漏極觸點區域相對于P隔離層是正向偏置，且相對于P基板不是。因此，很少或沒有電流被注入P基板中，且獲得了卓越的串擾噪聲隔離。

在現有技術中，P隔離層是用硼制成的。硼的擴散系數相對較高，導致在后續步驟中該層向上擴散進入重疊的N層中。所述后續步驟可以包括用于將P隔離層連接到表面的P區域的擴散和/或用于將N埋入層連接到表面的N區域的擴散。

上述向上擴散限制了N+漏極觸點與P隔離層之間的擊穿電壓，或者以某種負面的方式改變了器件性能。通過使N層變厚，可以增大擊穿，但是，這要求橫向P隔離與橫向N沉降片作更多的的擴散，并且增大了不想要的側面擴散。

本申請描述了一種工藝以及所得的結構，能夠對上文所描述的工藝與結構作出改進。通過整體或部分地使用銦，而非僅將硼用于P隔離層摻雜劑，就可以獲得上述改進。在給定溫度下，銦的擴散系數僅僅約為硼的0.25倍。結果，向上擴散顯著減少了。

先前未考慮將銦用于像埋入層這樣的應用，其原因在于，在一般的器件工作溫度下，大多數摻雜劑會凍住且沒有電學活性，正如I.C.Kizilyalli等人的文章“Silicon?NPN?Bipolar?Transistors?with?Indium-Implanted?Base?Regions”所描述的那樣(IEEE?Electron?Device?Letters?vol.18，No.3，1997年3月，第120-123頁)。作為凍住的結果，該層的電阻率可以是根據室溫下的摻雜濃度所預期的電阻率的10倍以上，比低溫下的情況下差很多。

本申請所揭示的集成電路包括一種基板，該基板具有：頂部表面；在該基板中的埋入式N型層；從該表面延伸到埋入式N型區域的N型接觸區域；在基板中鄰接著埋入式N型區域且在埋入式N型區域上方的埋入式P型區域；從該表面延伸到埋入式P型區域的P型接觸區域；以及在該表面中且在埋入式P型區域上方的N型器件區域。埋入式P型區域的P型雜質包括其擴散系數低于P型接觸區域的雜質的擴散系數的雜質。埋入式P型區域的P型雜質全部或部分地是銦。

N型埋入式區域和P型埋入式區域是底部結隔離區域。N型接觸區域和P型接觸區域可以是同心的橫向結隔離區域。該基板可以包括P型層，其上有N或P型外延層，并且上述底部表面就在所述外延層之上。

N型器件區域可以是場效應晶體管的漏極區域；并且在該基板中，P型主體區域使N型源極區域與N型漏極區域分離開。N型器件區域可以是雙極晶體管的集電極區域；并且在該基板中，P型基極區域使N型發射極區域與N型集電極區域分離開。

結合附圖，根據下面的詳細描述，本發明的這些和其它方面將會變得很清晰。

附圖說明

圖1是具有橫向NMOS的集成電路的橫截面圖，其中有本發明的埋入層結隔離。

圖2是具有本發明的埋入層結隔離的另一個集成電路的橫截面圖。

圖3是具有雙極晶體管的另一個集成電路的橫截面圖，其中有本發明的埋入層結隔離與橫向介電隔離。

具體實施方式

圖1-3的集成電路10包括基板12，基板12具有N埋入層16以及相鄰的P隔離層20。在圖2中，基板12包括帶有外延層36的基板34。P接觸區域22從基板的表面14向下延伸到P隔離層20。在圖1和2中，N接觸區域18從基板的表面14向下延伸到N埋入層16。在圖3中，到N埋入層16的觸點沒有被示出。圖1、2中的N型器件區域24以及圖3中的區域42從頂部表面14延伸到埋入式P區域20的上方。