[發明專利]具有次表面二極管的集成電路

無效

• 申請號: 200880020977.2
• 申請日: 2008-03-28
• 公開（公告）號: CN101681910A
• 公開（公告）日: 2010-03-24
• 發明（設計）人: M·D·丘奇;A·寇尼斯基;L·G·皮爾斯;M·R·杰恩;T·A·裘川
• 申請（專利權）人: 英特賽爾美國股份有限公司
• 主分類號: H01L27/08
• 分類號: H01L27/08;H01L27/06
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 李 玲

背景和發明內容

本發明一般涉及集成電路，更具體地涉及集成電路中的一對并聯二極 管。

齊納或雪崩二極管用于限制集成電路中的部件經受的電壓。這些二極 管是集成電路外部的分立部件，或與要保護的元件一起專門集成在集成電 路中。分立二極管增加了部件和印刷電路板層面上的總成本。集成電路齊 納二極管通過增大管芯面積增加了成本。

某些電路寄生具有在快速切換事件期間引起大的電壓尖脈沖的人為電 感。尤其當晶體管漏到源的導通電阻被最小化時，電壓尖脈沖頻繁超過集 成電路晶體管的擊穿(電壓)。根據器件的架構，重復的擊穿事件導致熱 載流子電荷被捕獲。橫向MOS晶體管尤其易受影響。

本公開內容的集成電路包括并聯連接的第一和第二二極管。第一二極 管具有第一擊穿電壓，且具有在基片的表面處彼此毗鄰的第一P型區和第 一N型區，以形成橫向二極管。第二二極管具有低于第一擊穿電壓的第二 擊穿電壓，且具有在基片中彼此橫向毗鄰的第二P型區和第二N型區，以 形成表面以下的橫向二極管。第一和第二N型區交迭，而且第一和第二P 型區電連接，藉此第一和第二二極管并聯。

第二P型和N型區在基片表面以下具有最大雜質濃度。該基片可包括 橫向絕緣，例如表面中的溝槽，且第二二極管在溝槽以下。第一和第二P 型區在基片中可被分隔開，而且通過基片之上的互連電連接。或者第一和 第二P型區可交迭以形成電連接。第一和第二P型區可以是鄰接表面處的 第一N型區和表面以下的第二N型區的公用P型區。公用P型區和N型區 在基板表面以下具有最大雜質濃度。

第一P型區可以是橫向場效應晶體管的體區，而第一N型區是該場效 應晶體管的漏區。該場效應晶體管可以是絕緣柵型場效應晶體管。

當結合附圖考慮時，根據本公開內容的以下詳細描述，本公開內容的 這些和其它方面將變得顯而易見。

附圖簡述

圖1是現有技術的集成電路的截面圖。

圖2是根據本公開內容的第一實施例的包括一對并聯二極管的集成電 路的截面圖。

圖3是根據本公開內容的第二和第三實施例的包括一對并聯二極管的 集成電路的截面圖。

圖4A-4C分別是圖1-3的器件在Vgs＝0伏時的TLP應激響應的曲線 圖。

圖5A-5C分別是圖1-3的器件在Vgs＝5伏時的TLP應激響應的曲線 圖。

圖6是圖1-3的器件的八個樣本的重復TLP響應的表。

優選實施例的詳細描述

圖1示出了作為集成電路的示例的集成電路10，它包括現有技術的場 效應晶體管FET?12，其中能使用本公開內容的次表面二極管。集成電路包 括示出具有表面15的高壓N型阱的基片14。場效應晶體管12包括在表面 15中形成的P型體區16和P型體16中的P型觸點18。在P型體16中形 成N型區20作為源區。在表面15中形成N型漏區22，并通過基片14的 表面區30將N型漏區22與P型體16分隔開。在某些集成電路中，P型區 16和N型漏區22可交迭。在N型漏區22的表面15中形成了N型漏接觸 區24。通過薄柵絕緣或氧化層28將示為多晶區的柵極26與表面15分開。 柵26從源區20橫跨體區16和基片14的區30的毗鄰部分延伸到漏區22 上。該結構是橫向場效應晶體管的已知示例。

該橫截面表示單個場效應晶體管的多個漏區或觸臂，或可表示多個并 聯的場效應晶體管。該場效應晶體管的擊穿點在P型體區16與N型漏區 22之間的基片14的區30中。在重復擊穿事件之后，熱載流子電荷被捕獲 到柵氧化物28中。這種電荷捕獲使晶體管的參數隨著時間變化。

如圖2所示，集成電路10中可包括雪崩二極管40。通過插入雪崩二 極管40，破壞了晶體管的周期性。雪崩二極管40包括毗鄰N型陰極區44 并與之相交的P型陽極區42。陰極區44與漏區22交迭。陽極區42包括基 片14的表面15處的P+陽極接觸區46。在此具體實施例中，陽極接觸區 46通過互連50與晶體管12的體16的P型觸點18電連接。這將雪崩二極 管40置于與體16和漏22形成的橫向PN二極管并聯。