[發(fā)明專利]用于低功率高速接口的可調(diào)式輸入接收器有效
| 申請?zhí)枺?/td> | 200880017839.9 | 申請日： | 2008-05-28 |
| 公開（公告）號： | CN101682327A | 公開（公告）日： | 2010-03-24 |
| 發(fā)明（設(shè)計）人： | 權(quán)昌基 | 申請（專利權(quán)）人： | 高通股份有限公司 |
| 主分類號： | H03K19/003 | 分類號： | H03K19/003 |
| 代理公司： | 北京律盟知識產(chǎn)權(quán)代理有限責任公司 | 代理人： | 劉國偉 |
| 地址： | 美國加利*** | 國省代碼： | 美國;US |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 用于 功率 高速 接口 調(diào)式 輸入 接收器 | ||
1.一種具備可變范圍邏輯閾值功能的輸入接收器設(shè)備，所述設(shè)備包含：
邏輯門；
邏輯閾值配置，其與所述邏輯門并聯(lián)地耦合，且經(jīng)配置以接收可變邏輯閾值并針 對所述可變邏輯閾值而配置邏輯裝置；以及
幫助器裝置，其經(jīng)配置以接收所述可變邏輯閾值且經(jīng)配置以向所述邏輯門提供偏 置電流路徑，所述偏置電流路徑不同于由所述邏輯閾值配置提供給所述邏輯門的偏 置電流路徑。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其進一步包含邏輯閾值檢測器，所述邏輯閾值檢測器 經(jīng)配置以接收所述可變邏輯閾值且基于所述可變邏輯閾值而向所述邏輯門提供額 外偏置電流路徑。
3.根據(jù)權(quán)利要求2所述的設(shè)備，其中所述邏輯閾值檢測器包含：
NMOS?FET，其具有經(jīng)配置以接收所述可變邏輯閾值的柵極；
POMS上拉FET，其具有與漏極共同的柵極及耦合到電壓供應(yīng)源的源極，且其中 所述漏極耦合到所述NMOS?FET的漏極。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其進一步包含啟用裝置，所述啟用裝置經(jīng)配置以接收 啟用控制信號且經(jīng)配置以基于所述啟用控制信號的狀態(tài)而選擇性地禁止偏置電流 流動通過所述邏輯裝置。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述邏輯裝置包含CMOS反相器。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其中所述邏輯閾值配置包含：
VrefCMOS對，其具有與所述CMOS反相器的PMOS源極共同的VrefPMOS源 極；
Vref?NMOS源極，其與所述CMOS反相器的NMOS源極為共同的；
PMOS上拉FET，其具有耦合到所述Vref?CMOS對的共同漏極的柵極且經(jīng)耦合 以上拉共同PMOS源極連接；以及
CMOS下拉FET，其具有耦合到所述Vref?CMOS對的所述共同漏極的柵極且經(jīng) 耦合以下拉共同NMOS源極連接。
7.根據(jù)權(quán)利要求5所述的設(shè)備，其中所述幫助器裝置包含幫助器PMOS?FET，所述幫 助器PMOS?FET具有耦合到所述可變邏輯閾值的柵極且經(jīng)配置以上拉所述CMOS 對的PMOS?FET的源極連接。
8.根據(jù)權(quán)利要求5所述的設(shè)備，其中所述幫助器裝置包含幫助器NMOS?FET，所述幫 助器NMOS?FET具有耦合到所述可變邏輯閾值的柵極且經(jīng)配置以下拉所述CMOS 對的NMOS?FET的源極連接。
9.根據(jù)權(quán)利要求5所述的設(shè)備，其進一步包含邏輯閾值檢測器，所述邏輯閾值檢測器 經(jīng)配置以接收所述可變邏輯閾值且基于所述可變邏輯閾值的值而向所述邏輯裝置 提供額外偏置電流路徑。
10.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述邏輯裝置包含NMOS反相器。
11.根據(jù)權(quán)利要求10所述的設(shè)備，其中所述邏輯閾值配置包含：
Vref?NMOS?FET，其具有經(jīng)配置以接收所述可變邏輯閾值的柵極且具有與所述 NMOS反相器的源極共同的源極；
第一PMOS上拉FET，其具有耦合到Vdd的源極及耦合到所述NMOS反相器的 漏極的漏極；
第二PMOS上拉FET，其具有耦合到Vdd的源極，具有耦合到所述Vref?NMOS FET的漏極的漏極連接。
12.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第一PMOS上拉FET具有耦合到所述Vref? NMOS?FET的漏極的柵極。
13.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第一PMOS上拉FET具有耦合到所述 NMOS反相器的漏極的柵極。
14.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第二PMOS上拉FET具有耦合到所述Vref? NMOS?FET的所述漏極的柵極。
15.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第二PMOS上拉FET具有耦合到所述 NMOS反相器的漏極的柵極。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息，商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于高通股份有限公司，未經(jīng)高通股份有限公司許可，擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作，請聯(lián)系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/200880017839.9/1.html，轉(zhuǎn)載請聲明來源鉆瓜專利網(wǎng)。
