[發明專利]先進先出緩沖器

無效

• 申請號: 200880016077.0
• 申請日: 2008-05-14
• 公開（公告）號: CN101681249A
• 公開（公告）日: 2010-03-24
• 發明（設計）人: 約翰內斯·布恩斯特拉;森達拉瓦拉丹·蘭加拉讓;拉金德拉·庫馬爾
• 申請（專利權）人: NXP股份有限公司
• 主分類號: G06F5/12
• 分類號: G06F5/12
• 代理公司: 北京天昊聯合知識產權代理有限公司
• 代理人: 陳 源;張天舒

技術領域

本發明涉及設計用于在不同時鐘域之間進行接口的FIFO(先進 先出)緩沖器。

背景技術

現有的片上系統(SoC)具有多個時鐘域，其中實現了數字邏輯 電路。這些時鐘域可以具有獨立的頻率和/或相位。當在這些時鐘域 之間進行通信時，會出現半穩態：電路會暫時進入介于0和1之間的 狀態。為了安全地在這些時鐘域之間進行通信，通常與握手機制結合 地使用同步觸發器。

為了跨過時鐘域交叉來進行大數據量的通信，眾所周知的是使 用先進先出硬件緩沖器(FIFO)。FIFO的寫入端位于第一時鐘域內， 而FIFO的讀取端位于第二時鐘域內。

FIFO包括存儲元件(存儲器、觸發器或鎖存器)和控制邏輯電 路。控制邏輯電路產生用于訪問存儲器的寫入地址和讀取地址，并用 于控制時鐘域之間的同步。這些寫入地址和讀取地址通過讀取指針和 寫入指針來確定。

寫入指針指向將被寫入的下一個字。在FIFO寫入操作(由第一 時鐘域進行時鐘控制)過程中，對由寫入指針指向的存儲單元進行寫 入，然后使寫入指針加1以指向將被寫入的下一存儲單元。

類似的，讀取指針指向將被讀取的當前FIFO字。

在復位時，讀取指針和寫入指針都被設置為零。于是，FIFO為 空，并使用空標記對此進行指示。在將第一個數據字寫入FIFO后， 寫入指針加1、清除空標記、以及讀取指針尋址第一個FIFO存儲器 字的內容。該第一個字被推向FIFO數據輸出端口。寫入指針總是指 向將被讀取的下一個FIFO字，從而接收器邏輯電路不必使用兩個時 鐘周期來讀取數據字。

在讀取指針和寫入指針兩者相等時，FIFO為空。這種情況發生 在復位操作過程中將讀取指針和寫入指針都設置為零的時候、或發生 在讀取指針已經從FIFO中讀取了最后一個字而趕上寫入指針的時 候。

FIFO被用作循環存儲器件。FIFO可以變滿(例如，在寫入時鐘 頻率高于讀取時鐘頻率的情況下)，因此存在最大數據傳輸容量。當 寫入指針和讀取指針再次相等時，FIFO為滿，不過此時寫入指針已 經回轉并已趕上讀取指針。為了避免將數據寫入存儲器從而導致對未 讀取數據的存儲單元進行重寫，需要檢測在先的寫入指針狀態。這樣 做可以有很多方法，其中之一是引入符號位。于是在寫入指針和讀取 指針相等但是符號位不相等時，FIFO為滿。

為了有效地在各時鐘域之間進行同步，典型地使用格雷編碼來 實現地址指針。對于每次時鐘跳變，格雷碼允許有一個位變化，這樣 避免在一個時鐘沿有多個變化的信號。在如上概述的讀取格雷碼指針 等于寫入格雷碼指針的情況下，FIFO將為空。在添加了附加MSB符 號位的情況下，如果讀取格雷碼指針的兩個高位與寫入格雷碼指針的 兩個高位相反，而其余位都相等，則FIFO將為滿。這是因為格雷碼 的反射性質造成的。第一半個序列中的格雷碼的低(n-2)位序列在 第二半個序列中被重復，但是將頭兩位反相。FIFO存儲器大小對應 于(n-1)位，即，全格雷碼循環的一半，并且可以基于兩個MSB的 反相來檢測一半的格雷碼。

圖1示出了已知的包括存儲元件和控制格雷碼計數器邏輯電路 的FIFO電路，其中控制格雷碼計數器邏輯電路包括格雷碼狀態寄存 器、同步寄存器和滿/空檢測邏輯電路。

FIFO電路包括：存儲器10；多路復用器結構12，用于基于格雷 碼編碼的地址信號對存儲器進行寫入尋址；以及多路復用結構14， 用于基于格雷碼編碼的地址信號對存儲器進行讀取尋址。

利用單元18在每個寫入時鐘域周期處使格雷碼編碼的寫入地址 指針16加1，并且寫入地址指針輸出被提供給多路復用器結構12。

利用單元22在每個讀取時鐘域周期處使格雷碼編碼的讀取地址 指針20加1，并且讀取地址指針輸出被提供給多路復用器結構14。 FIFO滿狀態基于寫入指針地址和再同步的讀取指針地址的比較 結果。

基于如上所述所使用的附加MSB符號位，通過使用反相器24使 再同步的讀取指針地址的兩個MSB反相，使該值與寫入指針地址之間 的相等性被用來指示FIFO的滿狀態。FIFO空狀態基于讀取指針地址 和再同步的寫入指針地址之間的比較結果，利用相等性來指示FIFO 空狀態。