[發明專利]先進先出緩沖器

無效

• 申請號: 200880016077.0
• 申請日: 2008-05-14
• 公開（公告）號: CN101681249A
• 公開（公告）日: 2010-03-24
• 發明（設計）人: 約翰內斯·布恩斯特拉;森達拉瓦拉丹·蘭加拉讓;拉金德拉·庫馬爾
• 申請（專利權）人: NXP股份有限公司
• 主分類號: G06F5/12
• 分類號: G06F5/12
• 代理公司: 北京天昊聯合知識產權代理有限公司
• 代理人: 陳 源;張天舒

1.一種用于在具有不同時鐘域的電路之間進行接口的FIFO存儲器 電路，包括：

FIFO存儲器(10)；

寫入指針電路(16)，由第一時鐘域的時鐘進行時鐘控制，所述寫入指 針電路(16)控制被寫入數據的存儲單元；以及

讀取指針電路，由第二時鐘域的時鐘進行時鐘控制，所述讀取指針 電路控制從其中讀取數據的存儲單元，

其中，所述讀取指針電路和寫入指針電路都使用格雷編碼；以及其 中，所述存儲器電路還包括復制寫入指針電路(30)，復制寫入指針電路(30) 的復制寫入指針地址與所述寫入指針電路(16)的寫入指針電路地址同步 地加1，并且復制寫入指針電路(30)的起始寫入地址被選擇為使得復制寫 入指針地址比寫入指針電路地址落后對應于所述FIFO存儲器(10)大小的 多個地址存儲單元；以及其中，所述存儲器電路還包括比較器(34)，用于 將讀取指針電路的讀取指針電路地址與所述復制寫入指針地址進行比較 以確定所述FIFO存儲器的滿狀態。

2.根據權利要求1所述的存儲器電路，還包括再同步器，用于將讀 取指針與所述第一時鐘域的時鐘再同步，以及其中，所述比較器(34)用于 將再同步的讀取指針電路地址與復制寫入指針電路(30)的復制寫入指針 地址進行比較。

3.根據權利要求1或2所述的存儲器電路，其中，所述比較器(34)包 括用于檢測所述復制寫入指針地址和讀取指針電路地址的相等性的電 路。

4.根據權利要求1所述的存儲器電路，其中，還包括第二比較器， 用于將所述讀取指針電路地址與所述寫入指針電路地址進行比較以確定 所述FIFO存儲器的空狀態。

5.根據權利要求4所述的存儲器電路，還包括再同步器，用于將寫 入指針與所述第二時鐘域的時鐘再同步，以及其中，所述第二比較器用 于將再同步的寫入指針電路地址與所述讀取指針電路地址進行比較。

6.根據權利要求4或5所述的存儲器電路，其中，所述比較器包括 用于檢測所述寫入指針電路地址和所述讀取指針電路地址的相等性的電 路。

7.根據權利要求1所述的電路，其中，所述存儲器電路還包括第一 轉換電路(40)，用于將讀取指針電路地址轉換成一位熱碼信號，并用于控 制FIFO存儲器的讀取地址；以及其中，讀取指針電路格雷編碼值和寫入 指針電路格雷編碼值被用于獲取所述FIFO存儲器的空狀態信息和滿狀態 信息。

8.根據權利要求7所述的存儲器電路，其中，所述第一轉換電路(40) 包括具有多個AND門(62)的邏輯電路結構和具有OR樹(64)的邏輯電路結 構。

9.根據權利要求7或8所述的存儲器電路，還包括第二轉換電路 (50)，用于將寫入指針電路地址轉換為一位熱碼信號，并用于控制所述 FIFO存儲器的寫入地址。