[發明專利]用于抑制晶體管陣列中的閾值電壓的布局靈敏度的方法

有效

• 申請號: 200880014245.2
• 申請日: 2008-01-17
• 公開（公告）號: CN101681923A
• 公開（公告）日: 2010-03-24
• 發明（設計）人: V·莫羅茲;D·普拉瑪尼克
• 申請（專利權）人: 新思科技有限公司
• 主分類號: H01L29/772
• 分類號: H01L29/772
• 代理公司: 北京市金杜律師事務所
• 代理人: 王茂華;鄭 菊

技術領域

本發明涉及集成電路器件，并且更具體地涉及抑制晶體管陣列 中的布局靈敏度。

背景技術

很長時間以來已經知道諸如硅和鍺之類的半導體材料表現出 壓電效應(機械壓力引入的電阻改變)。參見例如C.S.Smith， ″Piezoresistance?effect?in?germanium?and?silicon″，Phys.Rev.，vol.94， pp.42-49(1954)，通過引用將其并入此處。另外已經觀察到晶體管陣 列中的壓力變化可以產生載流子遷移率的變化，其繼而導致陣列中 的晶體管的閾值電壓的變化。該問題及其解決方案闡述在轉讓給本 受讓人的標題為“Analysis?of?Stress?Impact?on?Transistor Performance”的美國專利申請SN?11/291,294中。

然而，進一步的研究已經示出，除了壓力之外，閾值電壓仍然 存在一些變化，提出了工作中的另外一些因素。遇到的變化遠不是 微不足道的，通常有超過20mV的擺幅。現有技術沒有指出這種問 題的任何可能原因，也沒有提出任何解決方案。因此，仍需要本發 明者來發現引起這種變化的原因并且設計解決方案，下面闡述所有 這些內容。

發明內容

本發明的一個方面是一種用于抑制集成電路中的閾值電壓的 變化的方法。該方法開始于識別與布局中的晶體管關聯的復合表面。 處理這樣的復合表面以影響與這樣的表面鄰近的空隙原子的復合， 由此最小化陣列中的晶體管的閾值電壓的變化。

附圖說明

圖1a說明了根據本發明構建的單個晶體管的一個實施例。

圖1b說明了根據本發明構建的晶體管陣列的一個實施例。

圖2是閾值電壓和漏電流作為溝道到STI界面的距離(對于隔 離的晶體管)或者溝道到下一個晶體管的距離(對于成套晶體管) 的函數的繪圖。

圖3描述為了修復柵格損壞在退火期間填隙離子的復合。

圖4描述圖3示出的復合過程，其具有添加的根據本發明的增 強區域和抑制區域。

圖5示出了通過本發明獲得的結果，其反映在每個晶體管處的 離子濃縮圖樣中，其中空隙復合率在溝道/柵極氧化物界面上為高而 在硅/STI界面上為低。

圖6是根據本發明的方法的處理流程圖。

具體實施方式

下面參考附圖進行詳細描述。被描述的優選實施例是為了說明 本發明，而不是限制本發明的范圍，本發明的范圍由權利要求書來 限制。本領域技術人員將認識下面描述的各種等價變形。

通過首先考慮圖1a中示出的說明性的MOS晶體管10可以最 佳地理解本發明，圖1a示出了平面圖(上部)和沿線A-A的截面圖 (底部)。其中，擴散區12包括在擴散區中形成的源區16和漏區 18，在這些區域之間具有被柵極14所覆蓋的的間隙。在柵極下面的 區域是溝道20。隔離物22位于柵極的每一側(在平面圖中未示出)。 應該理解，與這些部件和作為整體的MOS器件有關的材料和制造技 術在現有技術中是公知的，并且因此不在此處進行任何詳細描述。 預期陣列將被形成在局部耗散絕緣體上硅(PDSOI?MOSFET)襯底 中，但是本發明申請中的教導還可應用于塊配置中。注意，附圖描 繪了塊MOSFET器件。此外，現有技術中眾所周知MOSFET溝道被 摻雜以調節決定該MOSFET何時導通和截止的閾值電壓。在典型的 MOSFET器件中利用的溝道雜質包括諸如硼之類的核素。圖1a中所 描繪的實施例已經被這樣修改，一般應用中使用離子注入技術。所 得的擴散區的晶體柵格中的B原子濃度由濃度曲線表示，其描述了 內部的高濃度域和外部的最小濃度的圖樣。如通常已知的，摻雜濃 度從靠近溝道表面(通常向外進入溝道)的高濃度域23向選擇的最 小濃度級24逐漸降低。濃度等級線23和24是溝道內的等摻雜濃度 線，從最大濃度區域的規則光滑曲線開始下降，并且下降到最小濃 度曲線24的不規則形狀。盡管沒有示出，本發明的技術人員應該理 解從線23到線24濃度從最大下降到最小。下面討論的晶體管陣列 利用了許多如此處闡述地那樣構建的單個晶體管。為了下面討論更 有針對性和清楚，此處省略了相關的細節。