[發明專利]將測試結構集成到集成電路中的系統及方法

有效

• 申請號: 200880013291.0
• 申請日: 2008-04-11
• 公開（公告）號: CN101828118A
• 公開（公告）日: 2010-09-08
• 發明（設計）人: N·哈比卜;R·麥克馬洪;T·佩里
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G01R31/00
• 分類號: G01R31/00;G06F17/50
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 秦晨

與本申請相關的交叉參考

本申請涉及轉讓給當前受讓人的未決的美國申請 No.11/459,367。

技術領域

本發明涉及在逐個部件(例如芯片)的基礎上采集制造 過程數據的領域，以及更具體地，涉及提供一種采集用來進行詳細的 產品分析的器件數據的方法，其中該產品分析被進一步用來調整制造 過程。

背景技術

由于半導體制造復雜且精確的性質，所以關鍵是要保證 生產線中的所有過程都符合所要求的規范。這保證了最高的產品產出 率。為了保持生產線的健康狀態(HOL)，監控制造過程并修正缺陷 是關鍵的。

某種測試在制造期間在線進行以實時調整制造過程，而 其他測試則在制造之后進行。切口(kerf)測試是一種常見的測試并 且給晶片上的一組單元片(die)提供有關過程、電壓、及溫度(PVT) 的信息。其他測試包括：I/O接收器/驅動器電平測試、性能篩選環形 振蕩器(PSRO)測試、以及MUX掃描測試(也稱為“快速”(at?speed) 測試)。

切口測試的問題是它不提供特定于晶片上的每個單元片 的詳細的信息，并且此外，還不能提供有關每個芯片內的某些器件的 電參數的信息；尤其是具有較小制造批量的定制設計、與標準器件不 同的器件尺寸、以及其他的特定產品性質。

由于在線測試是費時及昂貴的，因而重要的是在最短時 間內進行充分的測試。一般地，通過采樣一組切口進行測試以獲得總 體HOL測量結果。對于定制電路，例如專用集成電路(ASIC)，通 過采樣所進行的測試不提供晶片上每個單元片內的器件參數的精確 評定。將器件參數保持在規范內對于提高產出率以及確?？蛻粢蠛? 交付期望得到滿足是關鍵的。

發明內容

基于以上所確定的問題，所需要的是一種用于準確測試 定制電路的方法，使得足夠的反饋能夠被傳達到生產線以保證最高的 可能產出率。還需要測試過程不花費額外的時間，也不占用過多的硅 片空間以免影響成本。測試過程必須可適于在不提供非必要的測試結 構開銷的情況下滿足特定的測試要求。

本發明是典型地以回填的方式將測試結構集成到物理的 集成電路設計中(即，集成到網表中)的系統及方法。測試結構及相 應的系統對電路及其在關聯單元片上的器件進行精確的電測量及物 理測量。測試結構100被顯示于圖1中并且包括具有用于激活一個或 多個被測器件(DUT)結構170和180的解碼器的邏輯控制器110， 給一個或多個DUT結構170或180提供所需邏輯電平或所需電壓的 解碼電平轉換器(DLT)120，以及在測試系統不運行時將集成電路 隔離的保護電路。

測試結構100可以在單或雙電源模式下工作。在單電源 模式下，在晶片最終測試(WFT)和/或模塊最終測試(MFT)過程 中，每個DUT?170和/或180的電流(I_on)的測量結果被計算出并被 記錄。在雙電源模式下，例如，控制塊190控制到DUT?170和/或180 柵極的電壓，以及給DUT?170和/或180的源極和/或漏極提供功率。 然后，計算并記錄閾值電壓(V_t)、I_on以及每個DUT?170和/或180 的有效電流(I_eff)的測量結果。

測試結構100是專用集成電路(ASIC)中的器件性能監 視器。宏(macro)代表ASIC芯片上所使用的所有器件類型以及設 計點。例如，測試結構100可以與存在的電子芯片標識宏(ECID： 使用于IBM)結合或者布置于性能篩選環形振蕩器(PSRO)附近， 布置為獨立宏，或者非鄰接地布置使得控制塊190被布置于芯片上與 DUT?170或180物理分離的位置。

測試結構100提供了幾個獨特的用戶定義的器件測試。 所有測試包括芯片上器件的測量及記錄可應用參數，例如有關一FET 陣列的平均I_on、V_t、及I_eff。測試考慮了空間變化。本說明書中的每 個DUT?170和/或180指的是nFET或pFET器件，但并不限定于nFET 或pFET器件。DUT?170和/或180還可以是導線、電阻器、電容器、 電感器、以及其他電路元件。另外，跨芯片變化(ACV)數據能夠通 過將多個測試結構100布置于單個芯片上來抽取并分析。