[發明專利]數字電子裝置以及改變數字電子裝置中的時鐘延遲的方法

無效

• 申請號: 200880004330.0
• 申請日: 2008-01-31
• 公開（公告）號: CN101606318A
• 公開（公告）日: 2009-12-16
• 發明（設計）人: 樊尚·于阿爾
• 申請（專利權）人: NXP股份有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135;G06F1/04;H04L7/033
• 代理公司: 北京天昊聯合知識產權代理有限公司
• 代理人: 陳 源;張天舒

技術領域

本發明涉及一種數字電子裝置和改變數字電子裝置中的時鐘延 遲的方法。

背景技術

現代數字電子裝置通常包括多個MOSFET。隨著新型晶體管尺寸 的逐漸減小，負偏置溫度不穩定性NBTI和熱載流子注入HCT退化對 于長期可靠性來說變得越來越重要。最近幾年已經很明顯的是由 NBTI和HCI導致的退化將存在于大多數新型電子裝置中。NBTI與 pMOSFET相關，而HCI與nMOSFET更相關。這種退化的實際結果是 將降低數字電路的速度。另一方面，閾值電壓和飽和漏極電流由于這 些退化可能會發生漂移。

雖然可在工藝鑒定階段用單個隔離的器件例如通過晶片級可靠 性測試來估計這些退化，但是檢測和判斷NB?TI和HCI對VLSI電路的 老化效應是困難的，將不會影響電路的運行。而且，這種檢測和判斷 將要求額外的電路模塊，因此需要更大的電路面積。

由于任何退化的數字電路的速度通常都會降低，因此數據和時鐘 信號的相對時序可能會發生變化，并且可能產生時序沖突。避免這些 時序沖突的一個方法是增加數據和時鐘信號的時序余量。然而，尤其 是當使用具有速度關鍵部件的流水線電路時，這種時序余量的增加將 導致芯片性能的降低。另外，通常，根據給定的工作條件來確定最佳 的時序余量和時鐘延遲，在制造芯片之后不能對它們進行調整。

發明內容

因此，本發明的目標是提供一種數字電子裝置，該數字電子裝置 能對由于NB?TI和HCI退化而導致的時鐘延遲變化進行片上補償，而不 必改變時序余量。

通過一種數字電子裝置和一種改變數字電子裝置中時鐘延遲的 方法來實現這個目標。

因此，數字電子裝置具有第一和第二順序邏輯單元，每個邏輯單 元用于接收輸入信號并分別輸出第一和第二輸出信號。該電子裝置還 包括用于對第一和第二輸出信號進行比較的比較器單元，以及用于分 別產生用于第一和第二順序邏輯單元的第一和第二內部時鐘的自適 應時鐘發生器單元。在自校正模式下，自適應時鐘發生器單元適于相 對于另一個內部時鐘信號來對第一和第二內部時鐘信號進行延遲。由 該自適應控制發生器單元引起的延遲取決于比較器單元的結果。在正 常工作模式下，自適應控制發生器單元適于保持第一和第二內部時鐘 信號之間延遲的恒定。根據本發明的一個方面，最慢的順序邏輯單元 的輸出被用作該電子裝置的輸出。根據本發明的另一方面，該電子裝 置包括同步邏輯。

根據本發明的優選方面，在多個時鐘周期之后或者在該電子裝置 的工作條件發生變化的情況下，啟動自校正模式。

本發明還涉及一種改變數字電子裝置的時鐘延遲的方法。第一和 第二順序邏輯單元接收輸入信號，并且分別輸出第一和第二輸出信 號。比較第一和第二輸出信號，并且分別產生用于第一和第二順序邏 輯單元的第一和第二內部時鐘。在自校正模式下，相對于另一個內部 時鐘信號調整第一和第二內部時鐘信號的延遲。該延遲取決于比較的 結果。在正常工作模式下，保持第一和第二內部時鐘信號之間延遲的 恒定。

本發明涉及VLSI裝置通常包括同步邏輯的思想，即，通過至少 一個時鐘信號來控制數據傳輸。鎖存器、觸發器寄存器等利用這些時 鐘信號在一個時鐘周期內臨時存儲數據。通常最大化電子裝置的時鐘 頻率(即，降低時序余量)，以便實現良好的系統性能，而電子裝置或 芯片可包括數千到幾十萬個鎖存器。例如，如果要實現寄存器，則可 利用觸發器的串聯連接。在掃描模式下，這些觸發器可直接連接至其 他觸發器，從而數據信號以及時鐘信號可停留在后續單元處。在電 子裝置的設計之初，設置時序余量，使得可以進行期望的操作。然而， 如果電路退化，則時序余量可能不足以保證該裝置的期望操作。

附圖說明

參照附圖將更詳細地描述本發明的實施例和優點。

圖1示出根據第一實施例的電子裝置的框圖，以及

圖2示出根據第一實施例的電子裝置的電路圖。

具體實施方式