[實(shí)用新型]一種脈沖多普勒雷達(dá)信號(hào)處理器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200820094697.3
• 申請(qǐng)日: 2008-06-18
• 公開（公告）號(hào): CN201226025Y
• 公開（公告）日: 2009-04-22
• 發(fā)明（設(shè)計(jì)）人: 何建新
• 申請(qǐng)（專利權(quán)）人: 成都遠(yuǎn)望科技有限責(zé)任公司;何建新
• 主分類號(hào): G01S7/02
• 分類號(hào): G01S7/02;G01S13/02
• 代理公司: 北京律誠(chéng)同業(yè)知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 劉 健

1、一種脈沖多普勒雷達(dá)信號(hào)處理器，其特征在于，所述雷達(dá)信號(hào)處理器包括：

數(shù)據(jù)預(yù)處理模塊，基于現(xiàn)場(chǎng)可編程門陣列板，用于將所接收到數(shù)據(jù)進(jìn)行預(yù)處理和/或緩存以供數(shù)據(jù)處理模塊讀取，接收和/或轉(zhuǎn)發(fā)控制參數(shù)，并根據(jù)所述控制參數(shù)生成同步時(shí)序；

數(shù)據(jù)處理模塊，包括多個(gè)數(shù)字信號(hào)處理器，用于讀取所述數(shù)據(jù)預(yù)處理模塊預(yù)處理和/或緩存的數(shù)據(jù)，并對(duì)所述讀取的數(shù)據(jù)進(jìn)行脈沖壓縮處理以供數(shù)據(jù)存儲(chǔ)器單元存儲(chǔ)；

數(shù)據(jù)存儲(chǔ)單元，用于存儲(chǔ)所述經(jīng)過(guò)脈沖壓縮處理后的數(shù)據(jù)。

2、根據(jù)權(quán)利要求1所述的雷達(dá)信號(hào)處理器，其特征在于，所述數(shù)據(jù)預(yù)處理模塊包括：

數(shù)據(jù)接收子模塊，用于接收數(shù)據(jù)，所述數(shù)據(jù)包括串行基帶數(shù)據(jù)、天線角度數(shù)據(jù)和控制參數(shù)；

數(shù)據(jù)緩存子模塊，用于緩存所述數(shù)據(jù)；

相參累積子模塊，用于對(duì)所述數(shù)據(jù)緩存子模塊所緩存的串行基帶數(shù)據(jù)進(jìn)行相參累積；

時(shí)域平均子模塊，用于對(duì)所述經(jīng)過(guò)相參累積后的串行基帶數(shù)據(jù)進(jìn)行時(shí)域平均，并將所述時(shí)域平均數(shù)據(jù)緩存至所述數(shù)據(jù)緩存子模塊；

命令子模塊，用于根據(jù)所述數(shù)據(jù)緩存子模塊所緩存的控制參數(shù)下達(dá)命令，所述命令包括天線命令和定時(shí)命令；和/或

信號(hào)定時(shí)器，用于根據(jù)所接收的定時(shí)命令生成同步時(shí)序。

3、根據(jù)權(quán)利要求2所述的雷達(dá)信號(hào)處理器，其特征在于，所述數(shù)據(jù)預(yù)處理模塊進(jìn)一步包括：

變換運(yùn)算子模塊，用于對(duì)存儲(chǔ)在所述數(shù)據(jù)緩存子模塊的需要進(jìn)行脈沖壓縮處理的數(shù)據(jù)進(jìn)行快速傅氏變換運(yùn)算；

脈沖壓縮系數(shù)生成子模塊，用于根據(jù)所述經(jīng)過(guò)快速傅氏變換運(yùn)算后的數(shù)據(jù)計(jì)算出脈沖壓縮系數(shù)，并將所述脈沖壓縮系數(shù)緩存至所述數(shù)據(jù)緩存子模塊；和/或

第一中斷子模塊，用于在所述數(shù)據(jù)緩存子模塊緩存完一幀所述數(shù)據(jù)后中斷所述數(shù)據(jù)處理模塊以所述數(shù)據(jù)處理模塊讀取所述數(shù)據(jù)緩存子模塊緩存的所述數(shù)據(jù)。

4、根據(jù)權(quán)利要求2所述的雷達(dá)信號(hào)處理器，其特征在于，所述數(shù)字信號(hào)處理器包括：

預(yù)處理讀取子模塊，用于讀取所述數(shù)據(jù)預(yù)處理模塊預(yù)處理和/或緩存的數(shù)據(jù)；

脈沖壓縮子模塊，用于對(duì)所述預(yù)處理讀取子模塊讀取的數(shù)據(jù)進(jìn)行脈沖壓縮；

旁瓣抑制子模塊，用于對(duì)所述經(jīng)過(guò)脈沖壓縮的數(shù)據(jù)進(jìn)行加權(quán)抑制，并將其發(fā)送至所述數(shù)據(jù)存儲(chǔ)單元進(jìn)行存儲(chǔ)。

5、根據(jù)權(quán)利要求4所述的雷達(dá)信號(hào)處理器，其特征在于，所述雷達(dá)信號(hào)處理器進(jìn)一步包括：

總線接口模塊，用于連接所述雷達(dá)信號(hào)處理器和一終端設(shè)備，該終端設(shè)備通過(guò)該總線接口模塊下發(fā)所述控制參數(shù)至所述雷達(dá)信號(hào)處理器，并且通過(guò)該總線接口模塊接收所述數(shù)據(jù)存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)；和/或，

外部接口模塊，用于對(duì)外部輸入或所述數(shù)據(jù)預(yù)處理模塊輸出的串行基帶數(shù)據(jù)進(jìn)行接口電平轉(zhuǎn)換。

6、根據(jù)權(quán)利要求5所述的雷達(dá)信號(hào)處理器，其特征在于，所述數(shù)字信號(hào)處理器進(jìn)一步包括：

第二中斷子模塊，用于在所述數(shù)據(jù)存儲(chǔ)單元緩存一幀數(shù)據(jù)后中斷所述總線接口模塊以所述終端設(shè)備在所述總線接口模塊中斷后接收所述數(shù)據(jù)存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)。

7、根據(jù)權(quán)利要求1所述的雷達(dá)信號(hào)處理器，其特征在于，所述數(shù)據(jù)處理模塊采用頻域處理方式來(lái)對(duì)所述讀取的數(shù)據(jù)進(jìn)行脈沖壓縮處理。

8、根據(jù)權(quán)利要求1所述的雷達(dá)信號(hào)處理器，其特征在于，所述數(shù)據(jù)處理模塊還進(jìn)一步包括有多個(gè)鏈路端擴(kuò)展接口，以連接所述多個(gè)數(shù)字信號(hào)處理器。

9、根據(jù)權(quán)利要求1～8任意一項(xiàng)所述的雷達(dá)信號(hào)處理器，其特征在于，所述現(xiàn)場(chǎng)可編程門陣列板包括STRATIX?II?EP2S30芯片板。

10、根據(jù)權(quán)利要求9所述的雷達(dá)信號(hào)處理器，其特征在于，所述數(shù)字信號(hào)處理器包括TIGER?SHARC?TS101芯片板。