[發(fā)明專利]基于存儲器知識產(chǎn)權(quán)核的嵌入式可編程存儲器

有效

• 申請?zhí)枺?/td>: 200810240357.1
• 申請日: 2008-12-17
• 公開（公告）號: CN101751980A
• 公開（公告）日: 2010-06-23
• 發(fā)明（設(shè)計）人: 楊海鋼;楊金林
• 申請（專利權(quán)）人: 中國科學(xué)院電子學(xué)研究所
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 周國城

技術(shù)領(lǐng)域

本發(fā)明涉及微電子學(xué)技術(shù)領(lǐng)域，尤其涉及一種基于存儲器知識產(chǎn)權(quán)核 的嵌入式可編程存儲器。

背景技術(shù)

在電子系統(tǒng)的設(shè)計中，存儲器應(yīng)用得越來越廣泛。在設(shè)計片上系統(tǒng) (System-on-a-Chip，SoC)時，常常需要使用嵌入式存儲器。在SoC中設(shè) 計嵌入式存儲器有兩種方法，一是全定制設(shè)計；二是使用第三方芯片設(shè)計 服務(wù)公司(簡稱第三方，如Artisan公司)提供的存儲器知識產(chǎn)權(quán)核 (Intellectual?Property?Core，IP?Core)來設(shè)計。兩種方法各有優(yōu)缺點，全 定制設(shè)計性能好，功能豐富，但技術(shù)要求高，設(shè)計周期長；基于IP核的 方法容易實現(xiàn)，設(shè)計周期短，但受到第三方提供的IP核的一些限制。在 一些可編程芯片(如現(xiàn)場可編程邏輯陣列芯片和可編程片上系統(tǒng))的設(shè)計 中，對嵌入式存儲器往往有工作模式和訪問位寬等可編程需求，這種可編 程的特性能顯著的提高最終用戶的工作效率。全定制雖然能夠解決這些可 編程的問題，但設(shè)計周期長，技術(shù)難度大；而直接使用IP核的方式快捷 方便，但難滿足設(shè)計需求。

雙端口靜態(tài)隨機存儲器IP核(DP-SRAM?IP?Core，以下簡稱IP核或 IP)在生成之后，其兩個端口的數(shù)據(jù)位寬就已經(jīng)固定，不能再通過編程方 式來改變；其基于時鐘的讀寫保護機制(如Artisan文獻<1>中的DPCCM 機制)，能保證在同一時刻讀寫同一行地址的時候，保護寫操作，但卻不 能保證讀操作的可靠性。

在以往的技術(shù)中(此類技術(shù)通常采用如圖1的方案：設(shè)置兩套數(shù)據(jù)旁 路和數(shù)據(jù)鎖存，在兩個端口都使用一套緩存寄存器，兩個端口的緩存寄存 器之間要進行數(shù)據(jù)的交換，需要緩存地址總線所有位的地址而不是部分地 址，輸出邏輯要做全地址比較，輸出的數(shù)據(jù)要經(jīng)過大的組合邏輯交織后才 輸出)，使用Bypass旁路和鎖存方式來提供部分的可編程功能，但是設(shè)計 偏復(fù)雜，信號的關(guān)鍵路徑長(如圖1中長的關(guān)鍵路徑PATH1和PATH2)， 工作速度慢。本發(fā)明利用第三方提供的Memory-Compiler軟件工具生成雙 端口靜態(tài)隨機存儲器IP核，通過增加一種外圍緩存和控制等電路，設(shè)計 和實現(xiàn)了一種嵌入式可編程存儲器(以下簡稱可編程存儲器或存儲器)。 該設(shè)計既避免了全定制方式的設(shè)計復(fù)雜性，又克服了IP核自身的不足， 使存儲器性能比已有方案好，且電路比已有方案簡單，實現(xiàn)了應(yīng)用上的可 編程，并且支持多種工作模式。

發(fā)明內(nèi)容

(一)要解決的技術(shù)問題

有鑒于此，本發(fā)明的主要目的在于提供一種基于存儲器知識產(chǎn)權(quán)核的 嵌入式可編程存儲器，以提供可編程機制，支持用戶對其位寬、工作模式 和同步/異步輸出等進行可編程設(shè)計，支持包模式、單端口、簡單雙端口和 真雙端口等工作模式。

(二)技術(shù)方案

為達到上述目的，本發(fā)明提供了一種基于存儲器知識產(chǎn)權(quán)核的嵌入式 可編程存儲器，包括DP-SRAM?IP、A端口輸入邏輯、B端口輸入邏輯、 A端口輸出邏輯、B端口輸出邏輯、控制模塊、數(shù)據(jù)寄存器、標(biāo)志寄存器 和地址寄存器；其中，DP-SRAM?IP是利用Memory-Compiler生成的雙端 口靜態(tài)隨機存儲器IP核；A端口輸入邏輯和B端口輸入邏輯用于將可編 程存儲器A/B端口輸入的數(shù)據(jù)進行轉(zhuǎn)換以符合IP核對數(shù)據(jù)的要求；A端 口輸出邏輯和B端口輸出邏輯用于組合IP兩個端口輸出的數(shù)據(jù)和數(shù)據(jù)寄 存器的數(shù)據(jù)，然后送到可編程存儲器輸出；控制模塊用于通過比較地址和 讀寫指示信號，來控制數(shù)據(jù)的流向；數(shù)據(jù)寄存器是N比特的寄存器，用于 保存數(shù)據(jù)寄存器在發(fā)生第一次讀寫沖突后的任一時刻通過可編程存儲器 A/B端口寫入到IP核中某行N比特的部分或全部的最新數(shù)據(jù)；標(biāo)志寄存 器是N比特的，用于標(biāo)明數(shù)據(jù)緩沖器中對應(yīng)比特是否是最新的有效數(shù)據(jù)； 地址寄存器用于保存數(shù)據(jù)寄存器中的數(shù)據(jù)對應(yīng)在IP核的m比特地址值。

上述方案中，所述DP-SRAM?IP是一個通用的雙端口同步靜態(tài)存儲器 知識產(chǎn)權(quán)核，其端口數(shù)據(jù)位存儲寬度為N，存儲深度為M，地址總線位寬 m為ceil(log₂M)，ceil為向上取整函數(shù)，在考慮訪問位寬編程為一比特的 情況，最大地址為M×N，可編程存儲器的地址總線位寬t為 ceil(log₂(M×N))。

上述方案中，所述端口數(shù)據(jù)位存儲寬度N為36，存儲深度M為128。