[發(fā)明專(zhuān)利]準(zhǔn)循環(huán)移位低密度校驗(yàn)碼的數(shù)據(jù)存儲(chǔ)與預(yù)編碼器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200810232399.0
• 申請(qǐng)日: 2008-11-25
• 公開(kāi)（公告）號(hào): CN101409563A
• 公開(kāi)（公告）日: 2009-04-15
• 發(fā)明（設(shè)計(jì)）人: 李穎;郭旭東;馬卓;劉景偉
• 申請(qǐng)（專(zhuān)利權(quán)）人: 西安電子科技大學(xué)
• 主分類(lèi)號(hào): H03M13/11
• 分類(lèi)號(hào): H03M13/11
• 代理公司: 陜西電子工業(yè)專(zhuān)利中心
• 代理人: 王品華;黎漢華

技術(shù)領(lǐng)域

本發(fā)明屬于通信領(lǐng)域，涉及編碼技術(shù)，具體地說(shuō)是一種可實(shí)現(xiàn)快速編碼的低密度校驗(yàn)LDPC碼編碼器的部件。

背景技術(shù)

在現(xiàn)代數(shù)字通信系統(tǒng)中，為保證各種數(shù)據(jù)能夠可靠、有效地傳輸，往往要利用糾錯(cuò)編碼技術(shù)。近年來(lái)，隨著無(wú)線(xiàn)數(shù)字通信的發(fā)展及各種高速率數(shù)據(jù)業(yè)務(wù)的出現(xiàn)，研究并利用糾錯(cuò)編碼技術(shù)就顯得越來(lái)越重要。

理論研究表明：低密度校驗(yàn)碼LDPC長(zhǎng)碼的性能超過(guò)Turbo碼，已接近香農(nóng)限，同時(shí)具有線(xiàn)性譯碼復(fù)雜度，適用于高速數(shù)據(jù)傳輸。LDPC碼從理論研究逐漸步入實(shí)際應(yīng)用的發(fā)展過(guò)程中，LDPC碼的編碼復(fù)雜度及其造成的編碼時(shí)延，成為制約LDPC碼在高速數(shù)據(jù)業(yè)務(wù)中應(yīng)用的一個(gè)關(guān)鍵因素。

在現(xiàn)有LDPC碼的編碼過(guò)程中，如果直接采用信息比特與生成矩陣相乘的方法，則編碼復(fù)雜度為o(n²)，這種復(fù)雜度在中長(zhǎng)碼時(shí)，會(huì)造成很大的編碼時(shí)延。目前通常有兩種解決方法，一種是采用具有下三角結(jié)構(gòu)的稀疏校驗(yàn)矩陣直接編碼，其復(fù)雜度為o(n)；另一種是采用具有準(zhǔn)循環(huán)特性的LDPC碼，即其校驗(yàn)矩陣由0陣和單位陣的循環(huán)移位矩陣構(gòu)成，該類(lèi)LDPC碼的生成矩陣和校驗(yàn)矩陣的代數(shù)結(jié)構(gòu)特性有利于采用大規(guī)模集成電路實(shí)現(xiàn)編譯碼器，從而提高編碼效率。

IEEE.802.16e標(biāo)準(zhǔn)中的LDPC碼選用了具有準(zhǔn)循環(huán)特性的結(jié)構(gòu)，且給出了三種編碼方法：串行編碼、并行編碼和小矩陣相乘編碼。串行編碼器的結(jié)構(gòu)比較簡(jiǎn)單，但是編碼效率比較低，很難應(yīng)用于高速數(shù)據(jù)傳輸系統(tǒng)中；全并行編碼方案可以有效提高編碼速度，但是硬件復(fù)雜度高，占用存儲(chǔ)空間大，實(shí)現(xiàn)比較困難；小矩陣相乘的并行編碼器，可有效的提高編碼速度，在分解的矩陣塊比較小時(shí)，實(shí)現(xiàn)復(fù)雜度比較低，但其編碼復(fù)雜度仍隨矩陣階數(shù)的增加呈指數(shù)增長(zhǎng)，且對(duì)分塊大小和碼長(zhǎng)都有一定的限制。

可見(jiàn)，上述編碼器均存在復(fù)雜度高，編碼時(shí)延大的問(wèn)題。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種基于準(zhǔn)循環(huán)移位低密度校驗(yàn)碼的數(shù)據(jù)存儲(chǔ)與預(yù)編碼器，以解決上述編碼器復(fù)雜度高，編碼時(shí)延大的問(wèn)題，實(shí)現(xiàn)快速編碼。

為實(shí)現(xiàn)上述目的，本發(fā)明提供的數(shù)據(jù)存儲(chǔ)與預(yù)編碼器包括：

數(shù)據(jù)存儲(chǔ)單元，用于存儲(chǔ)數(shù)據(jù)信息，它設(shè)有一個(gè)信息比特輸入端口、一個(gè)狀態(tài)選擇輸入端口、一個(gè)信息比特輸出端口和一個(gè)數(shù)據(jù)輸出端口；

預(yù)編碼單元，用于對(duì)所存儲(chǔ)數(shù)據(jù)信息進(jìn)行預(yù)編碼操作，并產(chǎn)生預(yù)編碼比特，它設(shè)有一個(gè)數(shù)據(jù)輸入端口和一個(gè)預(yù)編碼比特輸出端口；

該數(shù)據(jù)存儲(chǔ)單元的數(shù)據(jù)輸出端口與所述的預(yù)編碼單元的數(shù)據(jù)輸入端口相連。

上述數(shù)據(jù)存儲(chǔ)與預(yù)編碼器，其中所述的數(shù)據(jù)存儲(chǔ)單元由k個(gè)長(zhǎng)度為z的并聯(lián)雙態(tài)移位寄存器組成，每個(gè)雙態(tài)移位寄存器設(shè)有一個(gè)狀態(tài)選擇輸入端口、一個(gè)信息比特輸入端口和一個(gè)信息比特輸出端口，k＞1，z＞1。

上述的數(shù)據(jù)存儲(chǔ)與預(yù)編碼器，其中所述的預(yù)編碼單元由m個(gè)并聯(lián)模二加法器構(gòu)成，每個(gè)模二加法器設(shè)有一個(gè)預(yù)編碼比特輸出端口和n個(gè)數(shù)據(jù)輸入端口，n的取值與低密度校驗(yàn)碼的校驗(yàn)矩陣中對(duì)應(yīng)行的第1列至第k列的非負(fù)值個(gè)數(shù)相等，m＞1。

上述數(shù)據(jù)存儲(chǔ)與預(yù)編碼器，其中所述的每個(gè)雙態(tài)移位寄存器由一個(gè)二選一選擇器和z個(gè)D觸發(fā)器依次連接構(gòu)成，每個(gè)二選一選擇器的第一數(shù)據(jù)輸入端口1作為整個(gè)數(shù)據(jù)存儲(chǔ)單元的信息比特輸入端口，第二數(shù)據(jù)輸入端口2與其對(duì)應(yīng)的雙態(tài)移位寄存器中的第0個(gè)D觸發(fā)器相連，每個(gè)二選一選擇器的輸出端口4與其對(duì)應(yīng)的雙態(tài)移位寄存器中的第z-1個(gè)D觸發(fā)器相連，z＞1。

上述數(shù)據(jù)存儲(chǔ)與預(yù)編碼器，其特征在于：每個(gè)雙態(tài)移位寄存器中的第0個(gè)D觸發(fā)器引出一條輸出線(xiàn)，所有k條輸出線(xiàn)上的輸出構(gòu)成數(shù)據(jù)存儲(chǔ)與預(yù)編碼器輸出的k個(gè)信息比特。

上述數(shù)據(jù)存儲(chǔ)與預(yù)編碼器，其中每個(gè)模二加法器的輸出端口引出一條輸出線(xiàn)，所有m條輸出線(xiàn)上的輸出構(gòu)成數(shù)據(jù)存儲(chǔ)與預(yù)編碼器產(chǎn)生的m個(gè)預(yù)編碼比特。

本發(fā)明由于采用數(shù)據(jù)存儲(chǔ)單元和預(yù)編碼單元，分別產(chǎn)生信息比特和預(yù)編碼比特，因而降低了編碼時(shí)延；同時(shí)由于數(shù)據(jù)存儲(chǔ)單元采用了雙態(tài)移位寄存器，因而與傳統(tǒng)編碼器采用的桶形移位寄存器相比，具有更低的編碼復(fù)雜度。

附圖說(shuō)明

圖1是本發(fā)明的原理框圖；

圖2是本發(fā)明的結(jié)構(gòu)示意圖；

圖3是本發(fā)明針對(duì)碼長(zhǎng)2304，碼率為1/2的LDPC碼的實(shí)施例電路圖。

具體實(shí)施方式