[發明專利]基于數學形態學的集成電路版圖優化方法

無效

• 申請號: 200810231787.7
• 申請日: 2008-10-17
• 公開（公告）號: CN101419643A
• 公開（公告）日: 2009-04-29
• 發明（設計）人: 王俊平;郝躍;方敏
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 陜西電子工業專利中心
• 代理人: 王品華;黎漢華

技術領域

本發明涉及微電子技術領域，特別是一種集成電路的版圖優化方法，可用于提高集成電路芯片的制造成品率。

背景技術

隨著大規模集成電路VLSI技術進入到90nm和65nm技術節點工藝，隨機缺陷引起的成品率損失越來越嚴重。由于在90納米及以下的標準制造環境下，難以克服隨機缺陷引起的成品率損失，因此依賴設計減少成品率損失的成品率設計成為提高成品率的有效方法。

在進行成品率設計時，要求在設計階段，特別是版圖設計階段，考慮引起隨機成品率損失的缺陷信息，并根據該信息改進設計，減少成品率損失。通常聯系成品率損失和設計的關鍵參數是關鍵面積和缺陷密度，關鍵面積體現了設計版圖對制造缺陷的敏感程度，缺陷密度則反映了缺陷在晶片上的空間分布特性。利用缺陷信息，即利用缺陷分布信息，改變版圖布線以減少關鍵面積是版圖優化的主要任務。

由于集成電路IC制造工藝中的真實缺陷輪廓是非規則形狀，且在90納米工藝下，缺陷在金屬區域和空白區域的密度不同，因此，在版圖優化設計時，應充分考慮缺陷的這種形狀和分布特征。目前與缺陷分布有關的版圖優化技術中，或者僅考慮規則的圓形缺陷形狀、或者只考慮缺陷的空間粒徑分布，使成品率設計即版圖優化設計不夠精確。為了獲得精確的版圖優化效果，迫切需要新的版圖優化方法以改進缺陷引起的成品率損失。

發明的內容

本發明的目的在于克服已有方法的不足，提供一種基于數學形態學的集成電路版圖優化方法，使版圖優化設計更加切實可行和精確，為進一步提升成品率鑒定基礎。

實現本發明目的技術方案是：對不同類型的隨機缺陷使用不同的版圖優化方法，具體過程如下：

a.將待優化的集成電路各層平面版圖按線網編號；

b.對于平面版圖上各線網對，提取由冗余物缺陷引起的短路帶權關鍵面積；

c.對所提取的短路帶權關鍵面積按遞減順序排序，并依據排序順序依次對版圖進行第一次優化，即改變版圖的線網對間的距離，以減少短路帶權關鍵面積；

d.對于平面版圖上各線網，提取由丟失物缺陷引起的開路帶權關鍵面積；

e.對于所提取的開路帶權關鍵面積，按遞減順序排序，并依據排序結果依次對版圖進行第二次優化，即加寬線網，使其開路帶權關鍵面積減少；

f.重復過程b到e，直到優化完各層平面版圖，獲得滿意的預測成品率。

上述的集成電路版圖優化方法，其中步驟a所述的將待優化的集成電路各層平面版圖按線網編號，按如下過程進行：

a1.將版圖解碼形成兩色的多層平面版圖；

a2.將各層平面版圖轉化為二值圖；

a3.按列遞增的順序賦予二值圖中各連通區域即線網以編號。

上述的集成電路版圖優化方法，其中步驟b所述的提取由冗余物缺陷引起的短路帶權關鍵面積，按如下過程進行：

b1對已標識的線網，確定各線網對的可視性；

b2.計算每一對可視線網對(N₁，N₂)的短路帶權關鍵面積A_sss(N₁，N₂)為：