[發明專利]一種集成電路版圖結構及其制造方法

有效

• 申請號: 200810224782.1
• 申請日: 2008-12-26
• 公開（公告）號: CN101447473A
• 公開（公告）日: 2009-06-03
• 發明（設計）人: 阮文彪;陳嵐;李志剛
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L23/522
• 分類號: H01L23/522;G06F17/50
• 代理公司: 北京市德權律師事務所
• 代理人: 王建國

技術領域

本發明涉及集成電路制造工藝和版圖設計技術領域，具體涉及一種集成電路版圖結構及其制造方法。

背景技術

化學機械研磨(Chemical?Mechanical?Polishing，CMP)是集成電路制造中所應用的表面平坦化工藝，是化學腐蝕和機械研磨的組合技術，它借助拋光液的化學腐蝕作用以及超微粒子的研磨作用在被研磨的介質表面上形成光潔平坦表面，被公認為是超大規模集成電路階段最好的材料全局平坦化方法，該方法既可以獲得較完美的表面，又可以得到較高的拋光速率。集成電路(IntegratedCircuit，IC)制造技術按照摩爾定律以每18個月集成度提高一倍的速度發展，但當集成電路的特征尺寸降到90納米以下的時候，IC制造技術遇到了空前的挑戰，化學機械研磨是繼光刻后又一非常重要的制造環節。

為了提高化學機械研磨能力，制造工程師根據不同產品要求，選用不同的研磨液、研磨墊、研磨壓力等工藝參數，在90納米工藝以前，通過工藝調試，都能滿足生產要求，產品獲得很高的良率。隨著特征尺寸的減少，最小線寬與間距越來越小，在90納米以下節點，可制造性問題開始出現：細線區的多余銅金屬不容易清除干凈，易造成芯片短路；細線區與寬線區在CMP工藝后金屬厚度不均勻，嚴重影響芯片的電性能。僅僅依靠制造工程師優化CMP工藝，已經無法解決，因為芯片表面形貌起伏、銅金屬互連線的蝶形及介質層的侵蝕等都與版圖圖形特征如金屬密度、金屬線寬及線間距等緊密相關。在細線區，根據電鍍銅生長規律，銅線越細，溝槽底部與側壁分布的生長加速因子相對越多，銅金屬生長越厚。在化學機械研磨過程中，細線區溝槽上的銅不易去除，造成銅殘留等熱點問題，以往的解決方案都是增加CMP工藝的研磨時間，直至細線區殘留的銅完全清除干凈，這樣造成寬線區過磨，細線區與寬線區金屬厚度不均勻，嚴重的造成斷路，影響芯片性能。

如圖1所示，某特定工藝的銅線最小線寬為d，最小間距也為d，溝槽深度為T，生長銅厚度為H，在局部區域有一組銅線密度均為50％、銅線寬度分別為d、2d、4d、8d、16d和間距為d、2d、4d、8d、16d的結構，從銅生長完成后的截面圖可以看出，銅線越細，溝槽上方的銅越厚，不同結構溝槽上方厚度的最大差值為h。這5種結構經過CMP工藝模擬以后如圖2所示，可以明顯看到銅線和間距為d的溝槽上方有銅殘留，造成短路，繼續研磨可以清除殘留的銅，但易造成其它地方過磨，從而極大的影響電性能和產品的良率，這種局部區域熱點問題是生產中經常遇到的，應該優化設計，使制造工程師有更大的工藝空間。

發明內容

為了解決現有技術中化學機械研磨后集成電路版圖細線區銅金屬殘留的問題，本發明的目的在于提供一種集成電路版圖結構。

本發明的另一目的在于提供一種集成電路版圖的制造方法。

為了達到上述目的，本發明采用的技術方案為：一種集成電路版圖結構，包括銅線、介質層和阻擋層，其特殊之處在于：所述版圖的細線區銅線寬度小于0.2微米，細線區介質層線間距為銅線寬度的2～4倍，所述銅線面積占版圖總面積的20～30％，此結構使細線區的銅生長厚度下降，不同結構銅生長比較均勻，減少了CMP工藝前的表面起伏，降低了CMP工藝負擔，提高了化學機械研磨能力，將獲得最優化的平坦化效果。

一種集成電路版圖的制造方法，在版圖布局布線時，約束細線區銅線密度范圍，通過布線工具增大細線區線間距，使電鍍銅工藝銅生長更加均勻。

上述細線區介質層線間距在40mm×40mm的版圖面積內可增加至原來間距的2～4倍，使工藝窗口增大，提高產品的良率。

與現有技術相比，本發明技術方案產生的有益效果為：

本發明通過調整版圖設計，增加細線區線間距，使銅生長比較均勻，從而減輕了化學機械研磨的負擔，提高平坦化能力，避免細線區產生的熱點問題，提高了產品的良率。

附圖說明

圖1為現有技術中銅生長完成后的截面圖；

圖2為現有技術中經過CMP工藝后的截面圖；

圖3為本發明中銅生長完成后的版圖截面圖；

圖4為本發明中經過CMP工藝后的截面圖。

具體實施方式

下面結合附圖和具體實施方式，對本發明的技術方案做詳細說明。