[發明專利]一種雙端口靜態隨機存取存儲器單元

有效

• 申請號: 200810222331.4
• 申請日: 2008-09-17
• 公開（公告）號: CN101677016A
• 公開（公告）日: 2010-03-24
• 發明（設計）人: 高雷聲;周玉梅;蔣見花
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G11C11/413
• 分類號: G11C11/413;G11C11/416;G11C11/419
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 周國城

技術領域

本發明涉及半導體存儲器技術領域，尤其涉及一種雙端口靜態隨機存 取存儲器(SRAM)單元，而更具體的說，涉及八晶體管雙端口SRAM單 元。

背景技術

通常，SRAM的數據存儲不像動態隨機存取存儲器(DRAM)那樣需 要額外的刷新，這是因為SRAM采用閉鎖型單元。一般由六個晶體管構成 的單端口SRAM用作一個單元電路。

圖1是六個晶體管單端口SRAM單元的電路圖，圖2圖示了現有的雙 端口靜態存儲器單元。

參照圖1，六管單端口SRAM單元包括：兩個寫入晶體管N03和N04， N03連接于位線(BL)和存儲節點na，N04連接于補充位線(BLB)和 存儲節點nb，晶體管N03和N04的開關狀態取決于字線(WL)上的控制 信號；四個存儲晶體管P01，P02，N01，N02，用于配置存儲節點na和 nb之間的反向閉鎖。位線(BL)和補充位線(BLB)是數據的輸入輸出 路徑，字線(WL)是承載控制信號的路徑。

在位線(BL)和補充位線(BLB)之間的信號電平之間存在互補的關 系，也就是說，如果其中一者為邏輯高(H)電平狀態，那么另一者通常 為邏輯低(L)電平狀態。然而，為了提高SRAM單元的工作速度，有可 能兩者同為高電平或者低電平。

在向SRAM存儲單元寫入數據前或后(或者讀取數據前或后)，如果 位線(BL)和補充位線(BLB)的電平值都為VDD，那么六管SRAM單 元的操作程序如下：

在位線(BL)和補充位線(BLB)的電平為VDD后，向SRAM存儲 單元寫入邏輯H的數值時，通過對位線(BL)施加邏輯H以及對補充位 線(BLB)施加邏輯L，使得要寫入SRAM的值位于位線上。然后，字線 (WL)被使能變成邏輯H，位線(BL)和補充位線(BLB)上的數據將 分別寫入存儲節點na和nb。在這種狀態下，如果字線(WL)的狀態變為 邏輯L，節點na和nb的信號電平將穩定的保持為數據值。

從SRAM中讀取數據和寫入操作相反。在位線(BL)和補充位線(BLB) 的電平都為VDD的情況下，如果字線(WL)轉換成邏輯H狀態，存儲 在節點na和nb中的H電平和L電平信號將分別通過寫入晶體管N03和 N04輸出到位線(BL)和補充位線(BLB)。在上述情況下，位線(BL) 和補充位線(BLB)上的信號電平將分別被讀取為邏輯H和L。

圖2圖示了現有的雙端口靜態存儲器單元，其包括NMOS晶體管N11、 N12、N13和N14以及PMOS晶體管P11和P12。

參照圖2，NMOS晶體管N13連接于位線(BL)和存儲節點cella， 柵極連接到字線(WL)；NMOS晶體管N14連接于掃描位線(SL)和存 儲節點cellb，柵極連接到掃描控制線(SS)；PMOS晶體管P11和NMOS 晶體管N11組成反相器，且該反相器連接在存儲節點cella和cellb間； PMOS晶體管P12和NMOS晶體管N12組成反相器，且該反相器連接在 存儲節點cellb和cella間。四個晶體管P11、N11、P12、N12用于配置存 儲節點cella和cellb之間的反向閉鎖。

在圖2所示的雙端口靜態存儲器單元中，如果讀操作和掃描操作同步 執行，邏輯H電平信號被施加在字線(WL)和掃描控制線(SS)上，從 而，NMOS晶體管N13和N14導通，存儲在節點cella和cellb的數據被 分別傳輸到位線(BL)和掃描位線(SL)。

圖1所示的六管單端口SRAM單元的一個缺點是：寫入操作和讀取數 據不能同時進行。

由于圖2所示的雙端口靜態存儲器單元不使用一對位線而僅僅有一條 位線，在讀操作中差分放大器不能被應用，因此就會存在讀操作時間長的 問題。而且，現有雙端口靜態存儲器單元的不足之處在于：在寫操作過程 中，需要高于電源電壓VDD的輔增(boosted?voltage)被施加在字線(WL) 上，可將數據準確的寫入存儲節點。

發明內容

(一)要解決的技術問題

有鑒于此，本發明的主要目的在于提供一種雙端口靜態隨機存取存儲 器單元，以實現互不干擾地同時讀寫數據以及在高速狀態下工作。

(二)技術方案

為達到上述目的，本發明采用的技術方案如下：

一種雙端口靜態隨機存取存儲器單元，包括：