[發明專利]自動配平電路

無效

• 申請號: 200810210536.0
• 申請日: 2008-08-27
• 公開（公告）號: CN101377537A
• 公開（公告）日: 2009-03-04
• 發明（設計）人: 斯科特·狄克遜
• 申請（專利權）人: 愛特梅爾公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 孟銳

技術領域

本發明涉及一種用于確定集成電路中的配平位的電路。

背景技術

集成電路具有在電路的操作參數范圍內的所需操作點。為了達到此所需操作點，制造商必須調節某些位以調節提供到系統的各種組件的信號。這些經調節的位通常稱為配平位。

過去，用以下方式執行配平位的設定。首先，制造商設計測試程序。所述測試程序設定配平位，將配平位施加到電路，并測量結果。測試程序分析結果并基于結果修改配平位。重復此過程直到找到用于促使電路在所需操作點處執行的最佳位組為止。將所述最佳位組寫入到寄存器以在電路操作期間使用。此方法大大增加了設計集成電路的時間和成本。

已進行若干嘗試以產生一種在不必針對所設計的每個電路寫入新的測試程序的情況下設定配平位的過程。然而，大多數現有技術解決方案簡單地嘗試配平位的每一組合直到測量到電路性能的所需結果為止。此方法具有兩個主要缺點。第一，此程序非常耗時且過程較密集。在針對n個配平位的最糟糕情況下，所述程序進行2n個測試來找到適當的配平位。第二，此程序不能找到最佳位組。事實上，此程序可找到滿足參數但不是最佳配平位組的配平位組。

發明內容

根據本發明的自動配平電路解決以上和其它問題并作出此項技術中的進步。自動配平電路的第一優點是，所述電路減少了針對每一電路設計而設計單獨測試的需要。這減少了設計新電路所需的費用和時間。自動配平電路的第二優點是，大大減少了找到配平位所需的時間和計算。

附圖說明

以下具體實施方式中描述且以下附圖中展示本發明的以上和其它特征及優點，附圖中：

圖1說明根據本發明的第一示范性實施例的自動配平電路的框圖；

圖2說明根據本發明的第一示范性實施例的取樣時鐘產生電路的框圖；

圖3說明根據本發明的第一示范性實施例的配平校準電路的框圖；以及

圖4說明根據本發明的第一示范性實施例的寄存器電路的框圖。

具體實施方式

本發明涉及一種用于設定集成電路中的配平位的電路和過程。下文描述本發明的優點和特征。適當時，不同圖中所示的組件的參考標號相同。

本發明涉及一種設定集成電路中的配平位的過程和/或電路。此過程將配平位設定為若干部分。根據本發明，所述過程和/或電路首先確定粗略位的值。出于此論述的目的，粗略位是配平位的最高位。然而，所屬領域的技術人員將認識到，粗略位可以是配平位的低位部分，或出于此類系統的設計者可能要求的任何原因而選擇的配平位中的某些位。所述過程和/或電路接著根據本發明確定精細位。出于此論述的目的，精細位是配平位的低位。然而，所屬領域的技術人員將認識到，精細位也可以是高位或設計者出于任何原因而選擇的任何數目的位。

圖1-自動配平電路的示范性實施例

圖1說明根據本發明一個示范性實施例的自動配平電路100的框圖。自動配平電路100包含取樣時鐘產生器105、校準電路110和寄存器電路115。自動配平電路100經由路徑125接收系統時鐘信號。路徑125將自動配平電路連接到集成電路(未圖示)的配平輸入。路徑130將集成電路的輸出連接到自動配平電路100。

取樣時鐘產生器105經由路徑120接收系統時鐘信號。所接收的時鐘信號接著被劃分為較小信號以產生具有較低頻率的取樣時鐘。在示范性實施例中，將系統時鐘信號除以八，以從每一系統時鐘信號產生八個取樣時鐘信號。取樣時鐘產生器105接著經由路徑135將取樣時鐘信號傳輸到校準電路110并經由路徑140傳輸到寄存器電路115。

校準電路110經由路徑130從集成電路接收數據。校準電路110以取樣時鐘的速率對來自集成電路的數據進行取樣。在操作的第一部分期間，校準電路110確定測試標準是否滿足粗略位的要求。如果滿足標準，那么將粗略配平信號施加到路徑150并傳輸到寄存器電路115。設定粗略位之后，校準電路110針對精細位使用相同程序。如果滿足以上滿足的標準，那么將精細配平信號施加到路徑145并傳輸到寄存器電路115。