[發明專利]一種實時時鐘電路

無效

• 申請號: 200810200329.7
• 申請日: 2008-09-24
• 公開（公告）號: CN101685319A
• 公開（公告）日: 2010-03-31
• 發明（設計）人: 劉紅梅
• 申請（專利權）人: 上海國寬信息科技有限公司
• 主分類號: G06F1/14
• 分類號: G06F1/14
• 代理公司: 上海新天專利代理有限公司
• 代理人: 王敏杰

技術領域

本發明涉及一種時鐘電路，特別涉及一種實時時鐘電路。

背景技術

實時時鐘電路RTC通常包括主電源、備用電池和時鐘芯片，時鐘芯片一般都具有電源供電輸入端和電池供電輸入端，時鐘芯片在系統斷電時由電池供電。時鐘芯片有兩種狀態：被訪問狀態和非訪問狀態。一般而言，由電源供電時，時鐘芯片允許處理器對其進行正常訪問；由電池供電時，為使電池電流降至最小，以及避免數據被破壞，系統會禁止時鐘芯片與外部處理器之間的通信。

發明內容

本發明的目的在于提供一種實時時鐘電路，精確度高，可靠性強。

為了達到上述目的，本發明提供的技術方案是，一種實時時鐘電路，包括時鐘芯片、第一二極管、第二二極管和第一法拉電容，所述時鐘芯片設有主電源引腳V_DD、電池引腳V_BAT和接地引腳V_SS；

所述第一二極管與第二二極管串聯，所述第一二極管的正極與外部主用電源V_CC連接，所述第二二極管的負極與時鐘芯片的主電源引腳V_DD連接；所述電池引腳V_BAT與主電源引腳V_DD連接；

所述第一法拉電容的正極連接第一二極管的負極，其負極與地連接，所述接地引腳V_SS與地連接。

上述實時時鐘電路，其中，還包括有第二法拉電容、第一電容和第二電容；

所述時鐘芯片還設有串行時鐘輸入引腳SCL、串行數據輸入/輸出引腳SDA、方波/輸出驅動器引腳SQW/OUT和晶體引腳X₁、X₂；

所述串行時鐘輸入引腳SCL和串行數據輸入/輸出引腳SDA分別串聯一電阻與外部主用電源V_CC連接；

所述晶體引腳X₁依次串聯第二法拉電容、第一電容后與地連接；在所述第二法拉電容的正極與地之間連接一第二電容；

所述晶體引腳X₂與第二法拉電容的負極連接。

上述實時時鐘電路，其中，通過所述主電源引腳V_DD和接地引腳V_SS輸入5v直流電源V_CC。

上述實時時鐘電路，其中，所述電池引腳V_BAT接入一個3v電池。

上述實時時鐘電路，其中，所述晶體引腳X₁、X₂分別為標準32.768KHz石英晶體的連接端。

上述實時時鐘電路，其中，所述第一法拉電容的電容為0.33法拉。

上述實時時鐘電路，其中，所述時鐘芯片包括振蕩器和分頻器模塊、方波輸出模塊、電源控制模塊、串行總線接口模塊、控制邏輯模塊、地址寄存器、時鐘寄存器和用戶寄存器；

所述振蕩器和分頻器模塊分別與方波輸出模塊和時鐘寄存器連接，由振蕩器和分頻器模塊引出晶體引腳X₁和晶體引腳X₂；

所述方波輸出模塊與控制邏輯模塊連接，由方波輸出模塊引出方波/輸出驅動器引腳SQW/OUT；

所述電源控制模塊分別與各模塊及各存儲器連接，為各模塊、各存儲器提供電壓，由電源控制模塊引出主電源引腳V_DD、電池引腳V_BAT和接地引腳V_SS；

所述串行總線接口模塊分別與控制邏輯模塊和地址寄存器連接，由串行總線接口模塊引出串行時鐘輸入引腳SCL和串行數據輸入/輸出引腳SDA；

所述地址寄存器還與用戶寄存器連接。

上述實時時鐘電路，其中，所述用戶寄存器為帶備用電池的56字節非易失性寄存器。

本發明由于采用上述技術方案，使之與現有技術相比，具有以下優點和積極效果：

1、本發明實時時鐘電路由于其晶體引腳X₁和晶體引腳X₂采用標準32.768KHz石英晶體，且晶體引腳X₁和晶體引腳X₂的微調負載電容同振蕩電路負載電容之間能很好地匹配，因此本發明實時時鐘電路的時鐘精度高。

2、本發明實時時鐘電路由于在其主電源引腳V_DD與接地引腳V_SS間接入一法拉電容，能在整機斷電時繼續供電，因此提高了實時時鐘電路的可靠性。