[發(fā)明專利]一種實(shí)時時鐘電路

無效

• 申請?zhí)枺?/td>: 200810200329.7
• 申請日: 2008-09-24
• 公開（公告）號: CN101685319A
• 公開（公告）日: 2010-03-31
• 發(fā)明（設(shè)計）人: 劉紅梅
• 申請（專利權(quán)）人: 上海國寬信息科技有限公司
• 主分類號: G06F1/14
• 分類號: G06F1/14
• 代理公司: 上海新天專利代理有限公司
• 代理人: 王敏杰

1、一種實(shí)時時鐘電路，包括時鐘芯片(1)，所述時鐘芯片(1)設(shè)有主電源引腳V_DD、電池引腳V_BAT和接地引腳V_SS，其特征在于，還包括第一二極管(21)、第二二極管(22)和第一法拉電容(31)；

所述第一二極管(21)與第二二極管(22)串聯(lián)，所述第一二極管(21)的正極與外部主用電源V_CC連接，所述第二二極管(22)的負(fù)極與時鐘芯片(1)的主電源引腳V_DD連接；所述電池引腳V_BAT與主電源引腳V_DD連接；

所述第一法拉電容(31)的正極連接第一二極管(21)的負(fù)極，其負(fù)極與地連接，所述接地引腳V_SS與地連接。

2、如權(quán)利要求1所述的實(shí)時時鐘電路，其特征在于，還包括有第二法拉電容(32)、第一電容(41)和第二電容(42)；

所述時鐘芯片(1)還設(shè)有串行時鐘輸入引腳SCL、串行數(shù)據(jù)輸入/輸出引腳SDA、方波/輸出驅(qū)動器引腳SQW/OUT和晶體引腳X₁、X₂；

所述串行時鐘輸入引腳SCL和串行數(shù)據(jù)輸入/輸出引腳SDA分別串聯(lián)一電阻與外部主用電源V_CC連接；

所述晶體引腳X₁依次串聯(lián)第二法拉電容(32)、第一電容(41)后與地連接；在所述第二法拉電容(32)的正極與地之間連接一第二電容(42)；

所述晶體引腳X₂與第二法拉電容(32)的負(fù)極連接。

3、如權(quán)利要求1所述的實(shí)時時鐘電路，其特征在于，通過所述主電源引腳V_DD和接地引腳V_SS輸入5v直流電源V_CC。

4、如權(quán)利要求1所述的實(shí)時時鐘電路，其特征在于，所述電池引腳V_BAT接入一個3v電池。

5、如權(quán)利要求2所述的實(shí)時時鐘電路，其特征在于，所述晶體引腳X₁、X₂分別為標(biāo)準(zhǔn)32.768KHz石英晶體的連接端。

6、如權(quán)利要求1所述的實(shí)時時鐘電路，其特征在于，所述第一法拉電容(31)的電容為0.33法拉。

7、如權(quán)利要求1所述的實(shí)時時鐘電路，其特征在于，所述時鐘芯片(1)包括振蕩器和分頻器模塊(11)、方波輸出模塊(12)、電源控制模塊(13)、串行總線接口模塊(14)、控制邏輯模塊(15)、地址寄存器(16)、時鐘寄存器(17)和用戶寄存器(18)；

所述振蕩器和分頻器模塊(11)分別與方波輸出模塊(12)和時鐘寄存器(17)連接，由振蕩器和分頻器模塊(11)引出晶體引腳X₁和晶體引腳X₂；

所述方波輸出模塊(12)與控制邏輯模塊(15)連接，由方波輸出模塊(12)引出方波/輸出驅(qū)動器引腳SQW/OUT；

所述電源控制模塊(13)分別與各模塊及各存儲器連接，為各模塊、各存儲器提供電壓，由電源控制模塊(13)引出主電源引腳V_DD、電池引腳V_BAT和接地引腳V_SS；

所述串行總線接口模塊(14)分別與控制邏輯模塊(15)和地址寄存器(16)連接，由串行總線接口模塊(14)引出串行時鐘輸入引腳SCL和串行數(shù)據(jù)輸入/輸出引腳SDA；

所述地址寄存器(16)還與用戶寄存器(18)連接。

8、如權(quán)利要求7所述的實(shí)時時鐘電路，其特征在于，所述用戶寄存器(18)為帶備用電池的56字節(jié)非易失性寄存器。