[發明專利]SOI/CMOS集成電路輸出緩沖器的ESD保護結構無效

申請號：	200810195909.1	申請日：	2008-09-04
公開（公告）號：	CN101355357A	公開（公告）日：	2009-01-28
發明（設計）人：	薛忠杰;羅靜	申請（專利權）人：	中國電子科技集團公司第五十八研究所
主分類號：	H03K19/003	分類號：	H03K19/003
代理公司：	無錫市大為專利商標事務所	代理人：	殷紅梅
地址：	214116江蘇省無***	國省代碼：	江蘇;32
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摘要：
搜索關鍵詞：	soi cmos 集成電路輸出緩沖器 esd 保護結構
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【說明書】：

技術領域

本發明涉及一種SOI/CMOS集成電路輸出緩沖器的ESD保護結構，屬于絕緣體上硅(SOI，silicon-on-insulator)CMOS工藝的SOI/CMOS集成電路設計技術領域。

背景技術

SOI/CMOS集成電路中元件的全介質隔離徹底消除了體硅電路的閂鎖效應，同時具有寄生電容小、速度高、集成度高、工作溫度范圍廣、抗輻照能力強等優勢，使其在空間輻射環境電子系統、強輻射環境戰略武器的大規模集成電路中得到重點應用。但是，靜電放電(ESD，Electrostaticdischarge)是影響SOI/CMOS集成電路可靠性的一個主要問題。由于制備SOI/CMOS集成電路的材料、工藝與體硅電路不同，SOI材料的硅膜很薄，SOI器件埋氧層的低熱導率(比硅小兩個數量級)影響了保護器件的散熱，使其對積蓄的ESD能量的耗散能力非常之低，僅為體硅電路的1％。因此基于SOI/CMOS工藝技術加工的集成電路的靜電保護電路設計相比體硅電路更難于實現，這是SOI/CMOS電路ESD水平難以提高的重要原因。

在已有技術中，如圖1所示SOI/CMOS集成電路輸出緩沖器的ESD保護結構示意圖中，無論輸出端口對正電源VDD端(正、負脈沖)，還是輸出端口對負電源GND端(正、負脈沖)都是采用單個SOI二極管與多級SOI二極管串聯后再并聯方式連接，利用SOI二極管在ESD應力條件下的正向偏置導通提供靜電電流的泄放通路，從而起到電路輸出緩沖器不被ESD應力損傷的作用。在SOI/CMOS集成電路輸出緩沖器中使用此SOI二極管串聯結構，為滿足電路常態工作時的漏電要求，至少需要十個或以上SOI二極管串聯，這將導致此結構的ESD保護電路在整個電路占用較大的版圖面積，同時這種串聯SOI二極管結構的內阻難以控制，所以圖1所示的ESD保護結構基本不具有實際工程應用的價值。

發明內容

本發明的目的在于克服上述不足之處，提供一種結構簡單、版圖面積小、使用方便，可以提高SOI/CMOS集成電路輸出引腳的ESD耐受水平，使其達到2000v(HBM模型)或以上的SOI/CMOS集成電路輸出緩沖器的ESD保護結構。

按照本發明提供的技術方案，其主要包括正電源VDD、負電源GND、輸出壓焊點、電阻R_ESD、P-型襯底柵控二極管D1(簡稱柵控二極管D1)、N-型襯底柵控二極管D2(簡稱柵控二極管D2)。后級驅動器件-增強型P溝道MOS場效應管(簡稱PMOS管)源端通過半導體材料金屬鋁(簡稱金屬鋁)連接正電源VDD，后級驅動器件-增強型N溝道MOS場效應管(簡稱NMOS管)源端通過金屬鋁連接負電源GND；PMOS管漏端與NMOS管漏端通過金屬鋁連接形成輸出連接端；正電源VDD通過金屬鋁連接柵控二極管D1的陰極，負電源GND通過金屬鋁連接柵控二極管D2的陽極；柵控二極管D1的陽極與柵控二極管D2的陰極通過金屬鋁連接形成另一輸出連接端，連接端同時與輸出緩沖器的輸出壓焊點通過金屬鋁連接；電阻R_ESD一端通過金屬鋁與連接端連接，另一端通過金屬鋁與另一連接端連接。

本發明與已有技術相比具有以下優點：

本發明結構簡單，在SOI/CMOS集成電路中占用版圖面積小，使用方便；使用后可以將SOI/CMOS集成電路輸出引腳的ESD耐受水平提高至2000v(HBM模型)或以上水平，而沒有使用本ESD保護結構的SOI/CMOS集成電路輸出引腳的ESD耐受水平僅僅在500v(HBM模型)左右。

附圖說明

圖1為已有技術中SOI集成電路輸出緩沖器的ESD保護結構示意圖。

圖2為本發明SOI集成電路輸出緩沖器的ESD保護結構示意圖。

圖3為本發明電阻R_ESD在SOI集成電路版圖中的應用示意圖。

圖4為本發明P-型襯底柵控二極管平面示意圖。

圖5為本發明P-型襯底柵控二極管剖面示意圖。

圖6為本發明N-型襯底柵控二極管平面示意圖。

圖7為本發明N-型襯底柵控二極管剖面示意圖。

圖8為本發明電阻R_ESD平面版圖示意圖。

具體實施方式