[發明專利]半導體器件的測試圖樣及其制造方法

無效

• 申請號: 200810178477.3
• 申請日: 2008-12-01
• 公開（公告）號: CN101471239A
• 公開（公告）日: 2009-07-01
• 發明（設計）人: 樸燦滸
• 申請（專利權）人: 東部高科股份有限公司
• 主分類號: H01L21/00
• 分類號: H01L21/00;H01L23/544
• 代理公司: 北京康信知識產權代理有限責任公司
• 代理人: 李丙林;張 英

技術領域

本發明的實施例主要涉及一種半導體器件的測試圖樣。

背景技術

為了進行互聯寄生電容(interconnect?parasitic?capacitance)分析，任何包括場氧化物(field?oxide)的金屬間電介質(IMD)的厚度對于測定電阻電容(RC)延遲模型中的電容變化來說都是很重要的參數。例如，在介電基結構(dielectric?based?structure)(由多晶硅互聯和襯底來限定)中測定多晶硅-至-襯底(poly-to-substrate)的寄生電容以形成介電特征，諸如淺溝道隔離(STI)。通常，可以通過在場隔離物(field?separator)上形成多晶硅梳狀圖樣(poly?combpattern)、測量該圖樣的總電容并按照多晶硅梳的線的數量劃分總電容來測定多晶硅-至-襯底結構的電容。由多晶硅梳狀圖樣測得的電容被用于獲得場隔離物的厚度，然后將這樣測得的隔離物的厚度用于建立最壞情況下的互聯模型變化(interconnect?model?variation)。該程序還可以被用來作為工藝監控技術，例如，用來評測晶片或芯片(die)中整體平坦化的均勻性，其中在該晶片或芯片上已經實施了化學機械拋光(CMP)工藝。

圖1A是測試圖樣的平面圖，其中該測試圖樣被用于通過測量多晶硅線(或板)-至-襯底(poly?line(or?plate)-to-substrate)結構的電容來確定多電極(polyelectrode)和襯底之間場隔離物的厚度，而圖1B是該測試圖樣的橫截面圖。

在圖1A和1B中，參考標號20表示用來形成電容器的多電極線(polyelectrode?line)，參考標號10表示用來連接各個多電極線20的電源線(power?line)，參考標號30表示場隔離物，而參考標號40表示襯底。

通常，當通過使用具有圖1A或圖1B示出的結構的測試圖樣來測量電容時，由于測量工具(例如，LCR測量儀器)的測試分辨率限制，需要具有相對大區域的多晶硅電容器(poly?capacitor)。例如，可能需要幾十至幾百的多電極線，其中每個多電極線都具有幾十微米至幾百微米的長度。此外，在多晶硅電容器下面布置一種例如和多晶硅電容器一樣大的大場隔離物。

多電極線的寬度和間距是基于相應的半導體制造工藝技術的設計規則。例如，半導體制造工藝技術可以使用具有最小寬度和最小間距的DUT(待測器件，Device?Under?Test)，以及具有最小間距和寬度增大的幾個DUT。

如上所討論，由于電容測量儀器的分辨率的限制，應該增加多電極線的數量以使其具有足夠大的電容值從而被可靠地測量。然而，多電極線的總數的增加需要相應地增加尺寸，最終擴大了多電極線下面的場隔離物區域。

另外，如果通過用于制造STI的氧化物CMP技術來形成場隔離物，隨著場隔離物的區域變地更寬，凹陷現象(dishingphenomenon)(見圖1B中的60)變地更加明顯。如圖1B所示，由于凹陷現象60，各個多電極線與襯底之間的距離彼此不同。換句話說，由于凹陷現象，位于中心的多電極線和位于最外側的多電極線形成與襯底相隔不同高度的電容器。這樣導致形成不均勻的多晶硅-至-襯底電容器。

發明內容

總體來說，本發明的示例性實施例涉及一種用于測量多晶硅-至-襯底電容的測試圖樣，該測試圖樣克服了引起不均勻場隔離物的因素，諸如由CMP工藝導致的凹陷現象。

其他的示例性實施例涉及一種制造改進的測試圖樣的方法，該制造方法用來更加精確地測定互聯參數(interconnect?parameter)。

根據本發明的一個實施例，提供了一種制造用于半導體器件的測試圖樣的方法，該方法包括以下步驟：在半導體襯底上形成槽掩膜圖樣(moat?mask?pattern)，其中該槽掩模圖樣具有被圖樣化成梳狀(comb-shape)的多個槽線(moat?line)。該方法進一步包括刻蝕由槽掩膜圖樣暴露的部分半導體襯底以形成溝槽，并用絕緣材料間隙填充該溝槽以形成場隔離物。然后平坦化在其上形成有場隔離物的半導體襯底，以及在經過平坦化的半導體襯底上形成多晶硅梳狀圖樣。形成多晶硅梳狀圖樣以便槽線布置在多晶硅梳狀圖樣的線之間。