[發明專利]用于半導體晶粒封裝的互連結構及其方法

無效

• 申請號: 200810170908.1
• 申請日: 2008-10-15
• 公開（公告）號: CN101414590A
• 公開（公告）日: 2009-04-22
• 發明（設計）人: 楊文焜;許獻文
• 申請（專利權）人: 育霈科技股份有限公司
• 主分類號: H01L23/485
• 分類號: H01L23/485;H01L21/60
• 代理公司: 北京中博世達專利商標代理有限公司
• 代理人: 申 健

技術領域

本發明涉及一種半導體晶粒封裝結構，特別是涉及一種用于半導體晶粒封裝結構的互連結構及其形成方法。

背景技術

晶片封裝的功能包含電源分配(power?distribution)、訊號分配(signaldistribution)、散熱(heat?dissipation)、保護與支撐等。當半導體變得更為復雜時，一般傳統封裝技術，例如導線架封裝(lead?frame?package)、軟性封裝(flex?package)、剛性封裝(rigid?package)技術，已無法滿足于晶粒上產生具有高密度元件的小型晶粒的需求。一般來說，陣列封裝技術例如球閘陣列封裝(Ball?Grid?Array，BGA)提供一較封裝的表面密度更高的互連(interconnects)結構。典型的球閘陣列封裝包含一卷積訊號路徑(convoluted?signal?path)，引起高阻抗與一無效率的散熱路徑(thermal?path)進而導致不良的散熱表現。當封裝的密度增加時，散布元件所產生的熱將變得更為重要。為了符合新一代電子產品的封裝需求，人們努力制造可靠、符合成本效益、小型及高效能的封裝，舉例來說包括了縮短電性訊號(electrical?signal)的傳播延遲(propagation?delay)、降低整體組件的面積，及在輸入/輸出(I/O)連接墊的配置上具有更廣泛的自由度等。為了符合上述需求而發展出一種晶圓級封裝(Wafer?Level?Package，WLP)，其中一陣列的輸入/輸出端(I/O?terminals)為分布于主動面(active?surface)上方，而不是周邊引腳封裝(peripheral-leadedpackage)。此類終端(terminal)的分布可增加輸入/輸出端的數目并可改善元件的電性效能。再者，架設具有互連的積體電路(integrated?circuit，IC)于印刷電路板上時所占用的面積僅為晶片的尺寸，而非封裝導線架的尺寸。因此，晶圓級封裝(WLP)的尺寸可做的非常小?？蓞⒖季叽绶庋b(chip?scalepackage，CSP)，其為上述類型的一種。

IC封裝的改良由產業對增進散熱能力與電性效能，以及縮減尺寸與降低制造成本的需求所推動。在半導體元件的領域中，元件密度不斷的增加，而元件尺寸則是不短的縮減。為了符合上述要求，在此類高密度元件中進行封裝及互連技術的需求相應增加。可利用一焊錫復合材料而形成焊錫凸塊(solderbumps)。覆晶技術(flip-chip?technology)廣為熟悉此領域的技術人員所熟知，用于電性連接一晶粒至一架設基底(mounting?substrate)，例如一印刷電路板。晶粒的主動面通常為受被帶至晶粒邊緣的許多電性耦合(electrical?couplings)所制。電性連接作為終端而沈積于一覆晶的主動面上。上述凸塊包含形成機械連接及電性耦合至一基底的焊錫及/或塑膠。在重布層(RDL)之后的焊錫凸塊具有約略50-100μm的凸塊高度。晶粒倒置于一架設基底之上，其凸塊與架設基底上的連接墊對齊。假使上述凸塊為焊錫凸塊，則覆晶上的焊錫凸塊為焊接至基底上的連接墊。焊錫接頭(solder?joints)相對的便宜，但熱機械應力(thermo-mechanical?stress)所帶來的疲乏(fatigue)卻會顯示出增強電性抗性及隨著時間流逝而出現的裂縫與空隙。再者，焊錫通常為一種錫鉛合金，而對有毒材料的處理以及有毒材料可能濾入(leaching)地下水源等環保上的考量，含鉛材料已變得較不受歡迎。

進一步來說，由于一般封裝技術必須先將晶圓上的晶粒分割為個別晶粒，而后將晶粒分別封裝，因此上述技術的制程十分費時。由于晶粒封裝技術受到積體電路的發展高度影響，因此當電子元件的尺寸要求越來越高時，封裝技術的要求也越來越高?；谏鲜隼碛桑F今的封裝技術已逐漸趨向采用球閘陣列封裝(BGA)、覆晶球閘陣列封裝(flip?chip?ball?grid?array，FC-BGA)、晶片尺寸封裝(CSP)、晶圓級封裝(WLP)的技術。應可理解「晶圓級封裝」(WLP)指晶圓上所有封裝及互連結構，并包含于切割(singulation)為個別晶粒前所進行的其他制程步驟。一般而言，在完成所有封裝制程(assembling?processes)或封裝制程(packaging?processes)之后，個別半導體晶粒封裝由具有復數半導體晶粒的晶圓中所分離出來的。上述晶圓級封裝具有極小的尺寸及良好的電性。