[發(fā)明專利]半導體裝置的制造方法及固體成像裝置的制造方法

無效

• 申請?zhí)枺?/td>: 200810161755.4
• 申請日: 2008-09-26
• 公開（公告）號: CN101431054A
• 公開（公告）日: 2009-05-13
• 發(fā)明（設計）人: 大塚惠美
• 申請（專利權(quán)）人: 松下電器產(chǎn)業(yè)株式會社
• 主分類號: H01L21/822
• 分類號: H01L21/822;H01L21/762;H01L27/146
• 代理公司: 永新專利商標代理有限公司
• 代理人: 黃劍鋒

技術(shù)領(lǐng)域

本發(fā)明涉及一種進行元件分離的半導體裝置的制造方法，具體而言，涉及一種在制造固體成像裝置的過程中，通過化學機械拋光(CMP：ChemicalMechanical?Polishing)形成淺溝槽隔離(STI：Shallow?Trench?Isolation)型元件分離區(qū)域時，能夠?qū)崿F(xiàn)良好的表面平坦度的制造方法。

背景技術(shù)

近年來，半導體裝置朝著高集成化，各元件朝著極為細微化的方向發(fā)展。因此，在制造半導體裝置時，主要采用STI型元件分離，通過向半導體基板上形成的淺溝槽內(nèi)填充絕緣物質(zhì)來使半導體裝置的各元件相互分離。現(xiàn)已知多種STI型元件分離構(gòu)造(STI構(gòu)造)的形成方法，在此結(jié)合附圖4來說明其具有代表性的形成方法。圖4是現(xiàn)有技術(shù)的STI構(gòu)造的形成方法的工序剖面圖。

例如，在圖4(a)的半導體基板1上依次沉積絕緣物質(zhì)二氧化硅薄膜2及氮化硅薄膜3后，將氮化硅薄膜3上所形成的阻擋圖形(圖未示)作為掩模，通過對氮化硅薄膜3及二氧化硅薄膜2進行選擇性地干法刻蝕，從而形成開口的元件分離區(qū)域圖形。然后，如圖4(a)所示，將氮化硅薄膜3作為掩模，通過干法刻蝕對半導體基板1進行選擇性地刻蝕，從而在元件分離區(qū)域整體形成溝4(溝槽)。此外，經(jīng)溝4所分隔開的活性區(qū)域5(元件分離區(qū)域以外的區(qū)域)實際成為形成元件的區(qū)域。

接著，通過熱氧化在溝4的內(nèi)壁形成超薄的熱氧化薄膜后，通過CVD方法，在半導體基板1的整個表面形成二氧化硅薄膜6，以使絕緣物質(zhì)二氧化硅薄膜6填埋在溝4的內(nèi)部。圖4(b)是形成二氧化硅薄膜6時的工序剖面圖。然后，如圖4(c)所示，在二氧化硅薄膜6上形成阻擋層8的圖形，其中，所述阻擋層8只在面積為規(guī)定值以上的活性區(qū)域5內(nèi)具有開口7。然后，如圖4(d)所示，將阻擋層8作為掩模，通過對因開口7而裸露的二氧化硅薄膜6進行刻蝕，從而在二氧化硅薄膜6上形成孔9。并且，如圖4(c)及圖4(d)所示，所有間隔10的尺寸在整個半導體裝置的區(qū)域內(nèi)的各個活性區(qū)域5中都相同，其中，所述間隔10是經(jīng)溝4所隔開的活性區(qū)域5的邊緣部與形成于該活性區(qū)域5內(nèi)的孔9的、且距離該活性區(qū)域5邊緣部最近的邊緣部之間的間隔。進一步而言，經(jīng)溝4所隔開的活性區(qū)域5的外周與該活性區(qū)域5內(nèi)所形成的孔9的區(qū)域的外周之間的間隔的尺寸在整個半導體裝置的區(qū)域內(nèi)的各個活性區(qū)域5中都相同。

接著，通過CMP法，除去氮化硅薄膜3上部所形成的二氧化硅薄膜6以及氮化硅薄膜3的一部分。由此，如圖4(e)所示，二氧化硅薄膜6僅殘留于溝4的內(nèi)部，二氧化硅薄膜6成為填埋于溝4內(nèi)部的構(gòu)造。此外，氮化硅薄膜3與二氧化硅薄膜6同時，或通過別的工序被一直研磨到規(guī)定的膜厚。所述規(guī)定的膜厚被設定在最終的STI階梯差(step?height)不對各種電特性產(chǎn)生不良影響的范圍內(nèi)。經(jīng)CMP法的研磨后，通過利用熱磷酸來除去氮化硅薄膜3，如圖4(f)所示，形成STI構(gòu)造11。然后，圖未示出，用含有氫氟酸的刻蝕溶液除去二氧化硅薄膜2后，在半導體基板1上形成柵極絕緣薄膜，并在其上將摻雜有如磷、砷等雜質(zhì)的多晶硅薄膜等導電性薄膜沉積于半導體基板1及二氧化硅薄膜6上。

以下考慮在上述現(xiàn)有技術(shù)的STI構(gòu)造11的形成工序中，不進行如4(c)及圖4(d)所示的工序，而通過CMP法使圖4(b)所示的因溝4而形成凹凸狀階梯差(step?height)的二氧化硅薄膜6平坦化的情況。眾所周知，現(xiàn)有技術(shù)中，研磨特性(特別是不同場所的研磨速率)會由于襯底的活性區(qū)域5的面積或活性區(qū)域5的圖形密度而產(chǎn)生較大變動。具體而言，隨著襯底的活性區(qū)域5的面積的增大，單位面積上研磨墊下壓半導體基板1的研磨壓力降低，研磨速率也降低。因此，在如圖4(b)所示的狀態(tài)下通過CMP法使二氧化硅薄膜6平坦化的情況下，在活性區(qū)域5的面積大的區(qū)域內(nèi)，所殘留的二氧化硅薄膜6的膜厚較厚。即，圖4(f)所示的STI構(gòu)造11的上表面與半導體基板1的上表面之間所產(chǎn)生的高度的差(STI階梯差)較高。這里所述的STI階梯差被定義為：如圖5所示，從半導體基板1的上表面到STI構(gòu)造11的上表面(二氧化硅薄膜6的上表面)的距離d。圖5是在圖4(f)的狀態(tài)下除去二氧化硅薄膜2后的STI構(gòu)造11的放大圖。