[發明專利]柵層的制造方法有效

申請號：	200810118404.5	申請日：	2008-08-14
公開（公告）號：	CN101651096A	公開（公告）日：	2010-02-17
發明（設計）人：	何永根;戴樹剛	申請（專利權）人：	中芯國際集成電路制造（北京）有限公司
主分類號：	H01L21/28	分類號：	H01L21/28
代理公司：	北京集佳知識產權代理有限公司	代理人：	李麗
地址：	100176北京市***	國省代碼：	北京;11
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摘要：
搜索關鍵詞：	制造方法
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【說明書】：

技術領域

本發明涉及半導體制造技術領域，特別涉及一種柵層的制造方法。

背景技術

隨著半導體制造工藝的不斷進步，集成度越來越高，柵極的尺寸也越來越??；在金屬氧化物半導體晶體管中，一般采用多晶硅作為制造柵極的材料，而且，為降低功耗、提高響應速度，常常對多晶硅進行摻雜，形成摻雜的多晶硅，以降低柵極的電阻，例如，對于N型金屬氧化物半導體晶體管(NMOS)的多晶硅柵極，摻入N型雜質，對于P型金屬氧化物半導體晶體管(PMOS)的多晶硅柵極，摻入P型雜質。

在專利申請號為US6949471B2的美國專利中，公開了一種柵極的制造方法，圖1至圖3為所述的美國專利公開的柵極的制造方法的各步驟相應結構的剖面示意圖。

如圖1所示，首先提供襯底210，在所述襯底210上形成柵極介質層212，在所述柵極介質層212上形成柵層(Gate?Layer)214，所述柵層214的材料可以是多晶硅；

對所述柵層214進行摻雜，以降低所述柵層214的電阻率；

如圖2所示，在所述柵層214上形成掩膜層216和218，其中，所述掩膜層216可以是氧化硅，所述掩膜層218可以是氮氧化硅；

如圖3所示，通過光刻和刻蝕圖形化所述柵層214，形成柵極220，并去除所述掩膜層216和218。

其中，所述的摻雜工藝一般采用離子注入工藝，且在離子注入后，通過退火工藝激活摻入的雜質離子。然而，在多晶硅的柵層中摻入雜質離子并經過退火之后，會導致多晶硅的晶粒尺寸增大，而晶粒尺寸增大會給形成的器件帶來一系列的問題，例如，會影響柵極物理以及電學特性，會造成源漏區域與柵極交疊區域的交疊電容(overlap?capacitance)等。

發明內容

本發明提供一種柵層的形成方法，可以抑制摻入雜質離子的多晶硅晶粒尺寸的增大。

本發明提供的一種柵層的形成方法，包括：

提供具有多晶硅層的襯底；

執行等離子體摻雜工藝，在所述多晶硅層中摻入氮摻雜；

執行離子注入摻雜工藝，在所述多晶硅層中摻入減小該多晶硅層電阻率的雜質；

對已執行所述的等離子體摻雜和離子注入摻雜的多晶硅層執行退火工藝。

可選的，先執行所述等離子體摻雜工藝的步驟，再執行所述離子注入摻雜工藝的步驟；或者先執行所述離子注入摻雜工藝的步驟，再執行所述等離子體摻雜工藝的步驟。

可選的，若先執行所述等離子體摻雜工藝的步驟，再執行所述離子注入摻雜工藝的步驟；則在所述等離子體摻雜工藝的步驟和所述離子注入摻雜工藝的步驟之間，還包括對所述多晶硅層執行氮摻雜后熱處理的步驟。

可選的，所述等離子體摻雜工藝為去耦等離子體氮處理工藝、低溫等離子體氮處理工藝或遠程等離子體氮處理工藝。

可選的，所述等離子體摻雜工藝中反應氣體為N₂、N₂O、NO或NH₃中的一種或組合。

可選的，所述反應氣體中還摻有惰性氣體。