[發明專利]接觸洞布局結構

有效

• 申請號: 200810108799.0
• 申請日: 2008-06-02
• 公開（公告）號: CN101599478A
• 公開（公告）日: 2009-12-09
• 發明（設計）人: 王文潔
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L27/11
• 代理公司: 北京市柳沈律師事務所
• 代理人: 彭久云

技術領域

本發明關于一種接觸洞布局結構，尤指一種設置于密集圖案(dense)區域 內的接觸洞布局結構。

背景技術

在半導體的制作過程中，光刻(photolithography)工藝為一不可或缺的技 術，其主要是將所設計的圖案，例如電路圖案、注入區域布局圖案、以及接 觸洞單元圖案等形成于一個或多個光掩模上，然后再通過曝光(exposure)與顯 影(development)步驟將光掩模上的圖案轉移至一基底上的光阻層內，以此將 復雜的布局圖案精確地轉移至半導體芯片上。伴隨著后續的離子注入工藝或 蝕刻工藝等，可完成復雜的電路結構。

然而，隨著半導體產業的微型化發展以及半導體制作技術的進步，一管 芯上現已可同時包含有密集圖案區域(dense?region)與疏離圖案區域(iso region)。值得注意的是，布局圖案如接觸洞布局圖案的線寬(critical dimension，CD)在光刻工藝的曝光步驟中受到光學上的限制。尤其在基底上 的密集圖案區域(dense?region)更容易在顯影后檢查 (after-development-inspection，以下簡稱為ADI)時發現有開口合并(merge)的 現象。

另外請參閱圖1，圖1為一已知的共用接觸洞(share?contact?opening)的剖 面示意圖。如圖1所示，共用接觸洞110設置于一基底100的一密集圖案區， 例如一靜態隨機存取存儲器(static?random?access?memory，以下簡稱為SRAM) 區102內。且基底100包含有多個晶體管以及多個用以提供電性隔離的淺溝 絕緣(shallow?trench?isolation，STI)104。共用接觸洞110設置于一介電層140 內，用以于后續工藝中形成一共用接觸插塞(圖未示)，而此共用接觸插塞 則用以電性連接一晶體管120的源極/漏極124與位于有源區域上的另一晶體 管130的柵極132至一上層電路層。由于共用接觸插塞此一連通不同晶體管 120、130的源極/漏極124與柵極132的特性，共用接觸洞110面積通常會 大于一般接觸洞112的面積，如圖1所示。

值得注意的是，在進行蝕刻工藝以制作接觸洞時，會因為密集圖案區域 與疏離圖案區域的密度差異所產生的微負載效應(micro-loading?effect)，導致 密集圖案區域的蝕刻速率低于疏離圖案區域(iso?region)。除此之外，密集圖 案區域內則因為共用接觸洞110面積大于一般接觸洞112，導致在同一蝕刻 工藝內，完成共用接觸洞110的蝕刻時，一般接觸洞112蝕刻不完全，影響 后續電路的建構及電性表現；而完成一般接觸洞112的蝕刻時，卻造成共用 接觸洞110過度蝕刻(over-etching)，甚至造成其下方晶體管或有源區域的損 傷而影響良率。換句話說，共用接觸插塞/共用接觸洞110的存在，雖可增加 芯片面積的使用率，但同時也增加了蝕刻工藝控制的難處。

由此可知，半導體業界實需一種可根本性地避免ADI開口合并以及避免 上述蝕刻工藝控制問題的接觸洞布局圖案。

發明內容

因此，本發明的一目的在于提供一種可有效改善ADI開口合并以及簡 化蝕刻工藝控制的接觸洞布局結構。

根據本發明所提供的權利要求，提供一種接觸洞布局結構，該接觸洞布 局結構包含有一定義有至少一第一區域的基底，以及多組沿一預定方向設置 于該第一區域內的第一接觸洞布局。各該組第一接觸洞布局分別包含有二個 正方形接觸洞單元，以及二個相鄰的長方形接觸洞單元，且此二相鄰的長方 形接觸洞單元設置于該二個正方形接觸洞單元之間。此外該接觸洞布局圖案 還包含有多個設置于該第一區域內的第二接觸洞布局。

根據本發明所提供的權利要求，還提供一種接觸洞布局結構，該接觸洞 布局結構包含有一基底、至少一定義于該基底上且包含有多個有源區域與多 個柵極線區域的第一區域、多個分別設置于該第一區域內的這些有源區域上 的正方形接觸洞單元、以及多個分別設置于該第一區域內的這些柵極線區域 上的長方形接觸洞單元。