[發明專利]擊穿電壓的測試結構、應用該測試結構的分析方法和晶圓

有效

• 申請號: 200810105903.0
• 申請日: 2008-05-05
• 公開（公告）號: CN101577265A
• 公開（公告）日: 2009-11-11
• 發明（設計）人: 甘正浩;吳永堅
• 申請（專利權）人: 中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 吳靖靚;李 麗

技術領域

本發明涉及半導體工藝的可靠性測試，特別是涉及一種擊穿電壓的測試結構、應用該測試結構的分析方法和晶片。

背景技術

隨著電路集成度的增加，單一金屬層已無法完成集成電路(IC，IntegratedCircuit)的連線，而需要使用多層金屬互連線結構(Multi-layered?structure)，并且，在金屬層之間需要以絕緣性能良好的介質材料加以隔離，以防止短路。

圖1為一種多層銅金屬互連線結構的剖面圖，下層銅金屬線10、11之間由第一介質層12進行隔離；銅金屬線10、11上的蝕刻阻擋層14和第二介質層16統稱為層間介質層(ILD，inter-and?intra-layer?dielectric)，第一介質層12和第二介質層16都為低介電常數(Low-k)材料，蝕刻阻擋層14為摻氮的碳化硅(NDC，nitrogen-doped?carbide)或氮化硅(SiN)材料；上層銅金屬線15沉積在第二介質層16、蝕刻阻擋層14的通孔中，與下層銅金屬線11實現互連。

多層金屬互連線結構的可靠性對于整個IC制造工藝良率、產品性能和可靠性而言是至關重要，因此，層間介質擊穿和與時間相關的介質擊穿(TDDB，Time?Dependent?Dielectric?Breakdown)特性的可靠性測試也就成為可靠性測試中極為重要的測試項目。在上述的可靠性測試中，施加的電壓應力會使銅金屬線10、11之間發生漏電而引起銅離子擴散，進而產生介質擊穿，使銅金屬線10、11導通而嚴重影響電路性能。使介質產生擊穿的電壓為介質的擊穿電壓(breakdown?voltage)，上述可靠性測試就是測試介質的擊穿電壓是否符合產品性能的要求。

通常，采用如圖2所示的金屬互連線的梳狀測試電路和斜坡電壓(V-ramp)法可以測試金屬互連線結構中層間介質的擊穿電壓，圖2所示的梳狀測試電路中，任意兩條相鄰金屬線之間的距離(以下簡稱為金屬線間距)是相等的，并且金屬線間距S是根據設計規則(design?rule)而設定，即符合設計規則所規定的互連線間的關鍵尺寸(CD，Critical?Dimension)。

申請號為200310121636.3中國發明專利申請公開了一種金屬互連線可靠性(如TDDB特性)的測試方法，其是在晶片(Wafer)的切割道(scribe?line)，即芯片(Die)的分割區域的金屬互連線的梳狀測試電路的兩端施加測試電壓，并同時測量線路間的漏電流，當測試電壓逐步增加直至漏電流陡然上升時，說明TDDB特性的可靠性存在問題。上述方法中，使漏電流陡然上升的測試電壓為梳狀測試電路的擊穿電壓，也就是互連線結構中層間介質的擊穿電壓。

在實際測試中，經常會發現晶片的層間介質的擊穿電壓有分布不均勻(Non-Uniformity)的情況，所述擊穿電壓分布不均勻是指，對于一個晶片上的不同芯片，會測得不同的互連線結構中層間介質的擊穿電壓，這樣就需要分析導致擊穿電壓分布不均勻的原因，以改善IC制造工藝。在IC制造工藝中，沉積金屬層與沉積蝕刻阻擋層之間的等待時間(Q-time)過長而使曝露在空氣中的金屬氧化、清洗介質層表面后的殘留物的污染等會引起層間介質層的界面性質(interface?quality，即介質層和蝕刻阻擋層之間的界面性質)變差，另外，光刻、蝕刻等工藝過程中的控制缺陷會導致CD的偏差，界面性質和CD都會影響層間介質的擊穿電壓，也就是說，導致擊穿電壓分布不均勻主要是因為層間介質層的界面性質的差異，或者主要是因為CD分布不均勻而引起的。然而，目前還沒有一種方法能夠分析出是上述哪種原因引起的層間介質的擊穿電壓分布不均勻。

發明內容

本發明解決的問題是，提供一種擊穿電壓的測試結構、應用該測試結構的分析方法和晶片，以找出導致晶片的層間介質的擊穿電壓分布不均勻的原因。

為解決上述問題，本發明提供一種擊穿電壓的測試結構，包括：至少兩個金屬互連線的梳狀測試電路，其中，每個梳狀測試電路中的金屬線間距相等，各個梳狀測試電路的金屬線間距互不相等，所述金屬線間距為梳狀測試電路中任意兩條相鄰金屬線間的距離。

可選的，所述金屬互連線的梳狀測試電路的金屬線間距按照梳狀測試電路的排列順序線性遞增。

可選的，所述測試結構形成于芯片的分割區域。

為解決上述問題，本發明還提供一種應用上述測試結構的分析方法，包括：

測量形成于晶片上的各個芯片的測試結構的每個梳狀測試電路的擊穿電壓；