[發(fā)明專利]擊穿電壓的測試結(jié)構(gòu)、應(yīng)用該測試結(jié)構(gòu)的分析方法和晶圓

有效

• 申請?zhí)枺?/td>: 200810105903.0
• 申請日: 2008-05-05
• 公開（公告）號: CN101577265A
• 公開（公告）日: 2009-11-11
• 發(fā)明（設(shè)計）人: 甘正浩;吳永堅
• 申請（專利權(quán)）人: 中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司
• 代理人: 吳靖靚;李 麗

1.一種擊穿電壓的測試結(jié)構(gòu)，其特征在于，包括：至少兩個金屬互連線的梳狀測試電路，其中，每個梳狀測試電路中的金屬線間距相等，各個梳狀測試電路的金屬線間距互不相等，所述金屬線間距為梳狀測試電路中任意兩條相鄰金屬線間的距離。

2.根據(jù)權(quán)利要求1所述的擊穿電壓的測試結(jié)構(gòu)，其特征在于，所述金屬互連線的梳狀測試電路的金屬線間距按照梳狀測試電路的排列順序線性遞增。

3.根據(jù)權(quán)利要求1所述的擊穿電壓的測試結(jié)構(gòu)，其特征在于，所述測試結(jié)構(gòu)形成于芯片的分割區(qū)域。

4.一種應(yīng)用權(quán)利要求1、2或3所述的測試結(jié)構(gòu)的分析方法，其特征在于，包括：

測量形成于晶片上的各個芯片的測試結(jié)構(gòu)的每個梳狀測試電路的擊穿電壓；

根據(jù)測量所得的每個梳狀測試電路的擊穿電壓以及對應(yīng)的梳狀測試電路的金屬線間距，獲取各個芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢；

從各個芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢，分析導(dǎo)致晶片的擊穿電壓分布不均勻的原因。

5.根據(jù)權(quán)利要求4所述的分析方法，其特征在于，所述分析導(dǎo)致晶片的擊穿電壓分布不均勻的原因包括：

若不同芯片的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速度不同，說明擊穿電壓分布不均勻是因為層間介質(zhì)層的界面性質(zhì)的差異而引起；

若不同芯片的梳狀測試電路的擊穿電壓隨金屬線間距的加寬而增加的速度相同，說明擊穿電壓分布不均勻主要是因為關(guān)鍵尺寸分布不均勻而引起的。

6.根據(jù)權(quán)利要求4所述的分析方法，其特征在于，所述測量梳狀測試電路的擊穿電壓包括在梳狀測試電路的兩端施加測試電壓，并同時測量線路間的漏電流，逐步增加測試電壓直至漏電流上升至預(yù)定的閾值電流。

7.根據(jù)權(quán)利要求4所述的分析方法，其特征在于，所述獲取芯片的梳狀測試電路的擊穿電壓隨金屬線間距變化的趨勢是用坐標(biāo)系的直線表示擊穿電壓隨金屬線間距變化的線性關(guān)系。

8.一種晶片，其特征在于，包括：權(quán)利要求1或2所述的擊穿電壓的測試結(jié)構(gòu)，所述測試結(jié)構(gòu)形成于晶片的各個芯片上。

9.根據(jù)權(quán)利要求8所述的晶片，其特征在于，所述測試結(jié)構(gòu)形成于晶片的各個芯片的主線路區(qū)域或分割區(qū)域。