[發明專利]高電壓半導體器件及其制造方法

無效

• 申請號: 200810094754.2
• 申請日: 2008-05-16
• 公開（公告）號: CN101308874A
• 公開（公告）日: 2008-11-19
• 發明（設計）人: 張德基
• 申請（專利權）人: 東部高科股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L27/04;H01L21/336;H01L21/8222
• 代理公司: 北京康信知識產權代理有限責任公司
• 代理人: 余剛;尚志峰

本申請根據35U.S.C.§119要求韓國專利申請第10-2007-0047441號(2007年5月16日提交)的優選權，其全部內容結合于此作為參考。

技術領域

本發明涉及一種半導體器件，尤其涉及一種高電壓半導體器件及其制造方法。

背景技術

半導體器件可以使用低于3.3V或更小的電壓作為電源以降低功耗并確保其可靠性。然而，在一個系統內的半導體器件可能與其他外圍器件(這些外圍器件使用了大于5V的高電壓作為電源)互連。因此，半導體器件可以包括用于承受從外部提供的高電壓的高電壓晶體管。

高電壓晶體管可以包括MOS晶體管(即，與低電壓晶體管相同的結構)并可以通過一系列處理來與低電壓晶體管同時形成。

如圖1的實例所示，高電壓半導體器件可以包括在P型半導體襯底10上和/或上方的P型阱12。此后，可以在半導體襯底10上和/或上方形成露出了器件隔離區域的掩模。接下來，可以通過蝕刻在掩模之間所露出的襯底區域來形成溝槽。隨后，可以沉積介電層來填蓋溝槽。此后，可以通過化學機械拋光處理使存在于溝槽中的介電層留下來形成器件隔離層16。

接下來，可以在半導體襯底10上和/或上方堆疊氧化膜和多晶硅膜，然后對其進行圖樣化以在半導體襯底10的上表面上和/或上方的預定部分形成柵極介電層18和柵電極20。接下來，可以將N型低濃度雜質離子注入到半導體襯底10中以形成N型低濃度雜質區域14。接下來，可以在包括柵電極20的半導體襯底10上和/或上方沉積諸如氮化膜的用于隔離件(spacer)的介電層，然后對其進行反蝕刻(etch?back)以在柵電極20和柵極介電層18的兩側上形成側壁隔離件22。

接下來，可以將導電類型與N型低濃度雜質區域14相同的高濃度雜質注入到在其中形成了N型低濃度摻雜區域14的半導體襯底10中，以形成N型高濃度雜質區域24。因此，可以形成由N型低濃度雜質區域14和N型高濃度雜質區域24形成的源電極/漏電極。

然而，在這種半導體器件中，不能向高電壓NMOS晶體管施加大偏壓(bulk?bias)。即，由于高電壓NMOS晶體管的阱12是P型的以及半導體襯底10是P型的，所以存在不能將半導體器件設計為向高電壓NMOS晶體管施加正偏壓的問題。在這種情況下，出現了LCD驅動器IC(LDI)芯片的設計復雜及其尺寸變大的問題。

發明內容

本發明的實施例涉及一種高電壓半導體器件及其制造方法，其通過在包括高電壓NMOS晶體管的半導體器件中較深地形成N型阱，然后在N型阱的內部形成隔離的P型阱、在P型阱中形成高電壓NMOS晶體管、以及形成N型阱以包圍P型阱，可以施加大偏壓。

本發明的實施例涉及一種高電壓半導體器件及其制造方法，其通過在N型阱的內部形成隔離的P型阱并同時以相同濃度在N型阱的外部形成P型阱，可以簡化處理。

本發明的實施例涉及一種高電壓半導體器件，其可以包括以下至少一個：半導體襯底；第一高電壓N型阱，形成在半導體襯底上；第一高電壓P型阱，形成在第一高電壓N型阱的內部；第二高電壓N型阱，在第一高電壓N型阱的內部形成為包圍第一高電壓P型阱；柵極介電層和柵電極，堆疊形成在第一高電壓P型阱的上部上；以及第一N型高濃度雜質區域，在第一高電壓P型阱中形成在柵電極的兩側，其中，基于形成有第一高電壓P型阱的部分，第一高電壓N型阱的上部區域的濃度低于其下部區域的濃度。

本發明的實施例涉及一種高電壓半導體器件的制造方法，可以包括以下步驟中的至少一個：在半導體襯底中形成第一高電壓N型阱；在第一高電壓N型阱的內部形成第二高電壓N型阱以包圍邊緣；在第一高電壓N型阱的內部的中心處形成與第二高電壓N型阱分離的第一高電壓P型阱；在第一高電壓P型阱和第二高電壓N型阱之間形成器件隔離層；在第一高電壓P型阱上形成柵極介電層和柵電極；以及在第一高電壓P型阱中形成位于柵電極的兩側的第一N型高濃度雜質區域。

附圖說明

圖1的實例示出了高電壓半導體器件。

圖2的實例示出了根據實施例的高電壓半導體器件。

圖3A至圖3H的實例示出了根據實施例的制造高電壓半導體器件的方法。

具體實施方式