[發明專利]半導體裝置

有效

• 申請號: 200810092627.9
• 申請日: 2008-04-16
• 公開（公告）號: CN101290934A
• 公開（公告）日: 2008-10-22
• 發明（設計）人: 堀越勝;內山久嘉;野間崇;關嘉則;山田紘士;石部真三;篠木裕之
• 申請（專利權）人: 三洋電機株式會社;三洋半導體株式會社
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L23/485;H01L23/552
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明涉及具備電容元件的半導體裝置。

背景技術

從降低電磁干擾引起的電壓電平變動的影響、防止半導體芯片的誤動作的觀點來看，以往是在該半導體芯片的端子(電源端子、接地端子)上設有被稱作旁路電容器的電容元件。

例如在以下的專利文獻1中，公開了將半導體芯片和稱作芯片電容器的外裝電容元件安裝在同一基板上而作為整體封裝為一芯片狀的半導體裝置。

另外，在以下的專利文獻2中，公開了利用半導體基板上的多層配線層和其之間的層間絕緣膜、形成起到旁路電容器作用的電容元件的半導體裝置。

與本發明相關的技術記載于如下專利文獻中。

專利文獻1：(日本)特開平05-021698號公報

專利文獻2：(日本)特開2000-349238號公報

但是，如上述文獻所述，在使用外裝電容元件的結構中，雖然得到具有大靜電電容的電容元件，但另一方面，在基板上就需要有用于安裝該電容元件的空間。因此，具有難以實現裝置整體小型化的問題。

另外，由于近年半導體芯片動作正在高速化，出現了由晶體管高速的開關動作引起的高頻(數百MHz以上的頻率)電磁干擾增加、動作特性惡化的傾向。因此，需要可有效地去除該電磁干擾的技術。

作為實現降低電磁干擾影響的一個方法，可以列舉：使半導體芯片與電容元件盡量接近，實現連接兩者的配線(電源配線、接地配線)的低阻抗化、低電感化。但是，由于這些配線在布局設計上有時會卷繞得較長，若半導體芯片與電容元件為各自不同的部件，則兩者的接近也會有界限。

如上所述，在具備外裝電容元件的結構中，具有難以同時實現半導體裝置的小型化和進一步降低電磁干擾的影響這兩個問題。

另一方面，如所述專利文獻2所述，在同一半導體裝置內形成電容元件的現有的結構中，與使用外裝電容元件的情況相比，雖可實現配線的低阻抗化、低電感化，但為了得到可有效地去除高頻電磁干擾的程度的足夠的靜電電容，則需要大面積。

為此，由于在同一半導體基板上形成電容元件以外的功能元件(例如由晶體管等構成的驅動電路、邏輯電路或與它們連接的配線等)的關系，具有不能實現半導體裝置小型化的問題。

發明內容

本發明的主要目的在于提供一種半導體裝置，其在同一半導體裝置內具備電容元件，以實現裝置整體的小型化，且與現有的半導體裝置相比具備大靜電電容的電容元件，更進一步的目的在于提供可降低電磁干擾的影響的半導體裝置。

本發明鑒于以上課題而提出的，本發明的半導體裝置，其特征在于，具備：半導體基板；在所述半導體基板的表面形成的半導體集成電路；與所述半導體集成電路連接的焊盤電極；與所述半導體基板的背面接觸而形成的電容電極；在所述半導體基板的側面上及所述電容電極上形成的絕緣膜；與所述電容電極重疊形成于所述絕緣膜上、且與所述焊盤電極連接的配線層，由所述電容電極、所述絕緣膜、所述配線層形成電容。

在本發明中，由于在半導體基板一面上形成半導體集成電路，在另一面上形成電容，從而與現有的半導體裝置相比具備大靜電電容的電容元件，而且可實現半導體裝置的小型化。

附圖說明

圖1是說明本發明的第一實施方式的半導體裝置的制造方法的剖面圖；

圖2是說明本發明的第一實施方式的半導體裝置的制造方法的剖面圖；

圖3是說明本發明的第一實施方式的半導體裝置的制造方法的平面圖；

圖4是說明本發明的第一實施方式的半導體裝置的制造方法的剖面圖；

圖5是說明本發明的第一實施方式的半導體裝置的制造方法的平面圖；

圖6是說明本發明的第一實施方式的半導體裝置的制造方法的剖面圖；

圖7是說明本發明的第一實施方式的半導體裝置的制造方法的剖面圖；

圖8是說明本發明的第一實施方式的半導體裝置的制造方法的剖面圖；

圖9是說明本發明的第一實施方式的半導體裝置的制造方法的平面圖；

圖10是說明本發明的第一實施方式的半導體裝置的變化例的平面圖；

圖11是說明本發明的第二實施方式的半導體裝置的剖面圖；

圖12是說明本發明的第三實施方式的半導體裝置的剖面圖；

圖13是說明本發明的第四實施方式的半導體裝置的剖面圖；

圖14是說明本發明的第四實施方式的半導體裝置的平面圖。

附圖標記

1??半導體集成電路??????????2半導體基板

3??第一絕緣膜??????????????4焊盤電極