[發明專利]芯片封裝結構及其制造方法

有效

• 申請號: 200810092106.3
• 申請日: 2008-04-02
• 公開（公告）號: CN101252111A
• 公開（公告）日: 2008-08-27
• 發明（設計）人: 李長祺;陳世光;張元鼎
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L23/31;H01L21/50;H01L21/60;H01L21/56
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 郭蔚

【技術領域】

本發明是有關于一種封裝結構及其制造方法，且特別是有關于一種芯片封裝結構及其制造方法。

【背景技術】

近年來電子裝置蓬勃的應用于日常生活中，業界無不致力發展微型且多功能的電子產品，以符合市場需求。晶圓級芯片尺寸封裝(Wafer?Level?Chip?Scale?Package，WLCSP)是目前電子產品的半導體元件常用的封裝結構。

請參照圖1，其繪示傳統芯片封裝件的示意圖。封裝件10包括布線層20、封膠體30、絕緣層40、芯片50、多條內導線70及多個錫球90。封膠體30將絕緣層40、芯片50及內導線70封入其內。封膠體30設置于布線層20的一側，錫球90則設置于布線層20的另一側。絕緣層40位于布線層20與芯片50的間。內導線70的一端設置于芯片50，內導線70的另一端連接布線層20。芯片50通過內導線70經由布線層20電性連接至錫球90。

封裝件10因內導線70形狀條件的限制，使封膠體30的一厚度H30遠大于芯片50的一厚度H50。因而增加封裝件10的體積，進而限縮電子裝置的微型化。此外，在多功能的電子裝置中，勢必需將多個芯片加以結合。因此，提供一增加封裝密度的封裝件及其制造方法，乃業界傾力研究的方向之一。

【發明內容】

本發明是有關于一種芯片封裝結構及其制造方法，采用內導塊及其對應的外導塊設計來減少封裝件的封膠體所需的厚度，藉以增加封裝結構的密度。

根據本發明的一方面，提出一種芯片封裝結構，包括一封裝件及多個外導塊。封裝件包括一布線層、一芯片、多個內導塊及一封膠體。布線層具有一第一表面及一第二表面，芯片設置于布線層的第一表面。內導塊具有一第一端及一第二端，第一端設置于布線層的第一表面。封膠體設置于布線層的第一表面，用以覆蓋芯片及部份封入內導塊，使得內導塊的第一端及第二端暴露于封膠體外。外導塊設置于封裝件的布線層的第二表面，且與內導塊電性連接。

根據本發明的另一方面，提出一種芯片封裝結構的制造方法。制造方法包括下列步驟：首先，提供一載體其具有一粘貼層。再者，配置多個內導塊及至少一芯片于粘貼層，其中內導塊具有一第一端及一第二端，且第一端設置于粘貼層。接著，形成一封膠體于粘貼層上，以覆蓋芯片及內導塊。然后，移除粘貼層，以暴露內導塊的第一端、芯片的一主動表面及封膠體的一底面。此外，形成一布線層于封膠體的底面，以使內導塊的第一端及芯片的主動表面設置于布線層的一第一表面，并電性連接布線層，以形成一封裝件，封裝件包括芯片、對應芯片的內導塊、布線層及封膠體。最后，配置多個外導塊于布線層的一第二表面。

為讓本發明的上述內容能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下：

【附圖說明】

圖1(現有技術)繪示傳統芯片封裝件的示意圖。

圖2繪示依照本發明第一實施例的芯片封裝結構的示意圖。

圖3A至3M繪示圖2的芯片封裝結構的制造方法的示意圖。

圖4繪示圖2的芯片封裝結構的制造方法的流程圖。

圖5繪示兩個相同的封裝件堆疊的示意圖。

圖6繪示兩個不同的封裝件堆疊的示意圖。

圖7A至7L繪示依照本發明第二實施例的芯片封裝結構的制造方法的示意圖。

【具體實施方式】

第一實施例

請參照圖2，其繪示依照本發明第一實施例的芯片封裝結構的示意圖。芯片封裝結構包括一第一封裝件100及多個第一外導塊130。第一封裝件100包括一布線層110、一芯片150、多個內導塊170及一封膠體190。

布線層110具有一第一表面111及一第二表面113。芯片150設置于布線層110的第一表面111。內導塊170具有一第一端171及一第二端273，第一端171設置于布線層110的第一表面111。封膠體190設置于布線層110的第一表面111，用以覆蓋芯片150及部份封入內導塊170，使得內導塊170的第一端171及第二端273暴露于封膠體190外。第一外導塊130設置于第一封裝件100的布線層110的第二表面113，且與內導塊170電性連接。

此外，第一封裝件100更包括另一布線層210設置于封膠體190上，并覆蓋內導塊170的第二端273。通過設置略大于芯片150厚度的內導塊170，縮小了封膠體190所需的厚度，進而降低第一封裝件100的體積。

請參照圖3A至3M及圖4，圖3A至3M圖繪示圖2的芯片封裝結構的制造方法的示意圖，圖4繪示圖2的芯片封裝結構的制造方法的流程圖。