[發(fā)明專利]半導(dǎo)體器件和數(shù)據(jù)處理系統(tǒng)

無效

• 申請(qǐng)?zhí)枺?/td>: 200810091075.X
• 申請(qǐng)日: 2008-04-16
• 公開（公告）號(hào): CN101290805A
• 公開（公告）日: 2008-10-22
• 發(fā)明（設(shè)計(jì)）人: 齋藤達(dá)也;山崎樞;鈴木巖;備后武士;堀江啟一
• 申請(qǐng)（專利權(quán)）人: 株式會(huì)社瑞薩科技
• 主分類號(hào): G11C29/12
• 分類號(hào): G11C29/12;G11C29/18
• 代理公司: 北京市金杜律師事務(wù)所
• 代理人: 王茂華

相關(guān)申請(qǐng)的交叉引用

在此通過參考引入2007年4月17日提交的日本專利申請(qǐng)No.2007-107772的全部公開內(nèi)容，包括說明書、附圖和摘要。

技術(shù)領(lǐng)域

本發(fā)明涉及一種具有用于測(cè)試外部存儲(chǔ)器的內(nèi)置自測(cè)(BIST)電路的半導(dǎo)體器件，并涉及一種當(dāng)應(yīng)用于片上系統(tǒng)形式的半導(dǎo)體器件以及其中安裝有存儲(chǔ)器芯片連同片上系統(tǒng)形式的數(shù)據(jù)處理器的系統(tǒng)封裝形式的半導(dǎo)體器件時(shí)有效的技術(shù)。

背景技術(shù)

在完成本發(fā)明之后進(jìn)行的現(xiàn)有技術(shù)檢索中，找到以下已知文獻(xiàn)。日本未審專利公開No.2004-093433描述了一種用于使用TAP(測(cè)試存取端口)控制器直接執(zhí)行閃速存儲(chǔ)器的操作測(cè)試的技術(shù)。諸如命令和地址的測(cè)試信息通過使用掃描鏈直接提供給閃速存儲(chǔ)器，其中通過TAP控制器控制輸入/輸出。日本未審專利公開No.2005-332555描述了一種用于執(zhí)行待測(cè)試的SDRAM的性能比較的BIST電路，其中基于通過使用TAP控制器輸入的控制信息生成測(cè)試圖案，并提供給SDRAM，并且來自SDRAM的輸出被輸入到BIST電路。日本未審專利公開No.Hei10(1998)-069800描述了一種半導(dǎo)體集成電路，其具有用于在測(cè)試期間刷新存儲(chǔ)器電路的測(cè)試電路。

發(fā)明內(nèi)容

本發(fā)明已經(jīng)研究了以下關(guān)于能夠訪問外部存儲(chǔ)器的諸如數(shù)據(jù)處理器的半導(dǎo)體集成電路中外部存儲(chǔ)器自測(cè)功能的要點(diǎn)。例如，發(fā)明人已經(jīng)研究了通過連接在互相不同的半導(dǎo)體芯片中形成的數(shù)據(jù)處理器和諸如DDR2-SDRAM的外部存儲(chǔ)器而作為一個(gè)SIP(系統(tǒng)封裝)形成的半導(dǎo)體模塊。由此，根據(jù)半導(dǎo)體集成電路的制造商的不同，外部存儲(chǔ)器的規(guī)范不同。即使在外部存儲(chǔ)器的規(guī)范符合JEDEC標(biāo)準(zhǔn)的情況下，其也受限于封裝的外部端子功能和端子布置。根據(jù)每個(gè)制造商的不同，芯片的內(nèi)部規(guī)范不同。在用于這種外部存儲(chǔ)器的BIST電路并入在數(shù)據(jù)處理器中的情況下，根據(jù)外部存儲(chǔ)器的規(guī)范來區(qū)別BIST電路是無效的。可能允許CPU來執(zhí)行用于由存儲(chǔ)器控制器進(jìn)行的測(cè)試的測(cè)試程序，而不使用BIST電路；然而，為了執(zhí)行各種存儲(chǔ)器測(cè)試，存儲(chǔ)器控制器的規(guī)范必須充分公開。在基于客戶規(guī)范設(shè)計(jì)存儲(chǔ)器控制器或者按照原樣使用諸如IP(知識(shí)產(chǎn)權(quán))模塊的設(shè)計(jì)裝備的情況下，測(cè)試功能不可避免地受到約束。考慮到這些情況，已經(jīng)發(fā)現(xiàn)，采用可廣泛適應(yīng)于待測(cè)試存儲(chǔ)器的規(guī)范之間的不同的BIST電路對(duì)于降低測(cè)試設(shè)計(jì)成本是有用的。然而，在任何上述文獻(xiàn)中都沒有這種觀點(diǎn)的描述。

本發(fā)明的目的是提供一種半導(dǎo)體器件，其可以降低能夠訪問外部存儲(chǔ)器的電路的測(cè)試設(shè)計(jì)成本。

本發(fā)明的另一目的是提供一種半導(dǎo)體器件，其可以根據(jù)待測(cè)試的存儲(chǔ)器的規(guī)范的不同容易地支持存儲(chǔ)器測(cè)試。

本發(fā)明的上述和其他目的和新穎特征將從本說明書的描述和附圖變得明顯。

以下將簡要描述本發(fā)明的代表性方面。

即，包括內(nèi)置自測(cè)電路，用于響應(yīng)于對(duì)能夠連接到存儲(chǔ)器接口的外部存儲(chǔ)器的訪問請(qǐng)求，獨(dú)立于用于執(zhí)行存儲(chǔ)器控制的處理單元，測(cè)試外部存儲(chǔ)器，以及例如使用TAP控制器來控制內(nèi)置自測(cè)電路并參考測(cè)試結(jié)果。采用多路復(fù)用器來根據(jù)通過TAP控制器從外部輸入的控制信息可切換地選擇處理單元或內(nèi)置自測(cè)電路作為用于連接到存儲(chǔ)器接口的電路。內(nèi)置自測(cè)電路根據(jù)通過TAP控制器輸入的指令可編程地生成和輸出用于存儲(chǔ)器測(cè)試的地址、數(shù)據(jù)和命令，并將從外部存儲(chǔ)器讀取的數(shù)據(jù)與預(yù)期數(shù)據(jù)進(jìn)行比較。

這樣，自測(cè)的內(nèi)容不受處理單元的功能的限制。由于內(nèi)置自測(cè)電路可以響應(yīng)于來自TAP控制器的根據(jù)待測(cè)試存儲(chǔ)器規(guī)范的指令生成用于存儲(chǔ)器測(cè)試的地址、數(shù)據(jù)和命令；可以減少根據(jù)待測(cè)試存儲(chǔ)器規(guī)范的不同的BIST電路的個(gè)別設(shè)計(jì)改變。

下面將簡要描述本發(fā)明的代表性方面的有益效果。

可以降低半導(dǎo)體集成電路中能夠訪問外部存儲(chǔ)器的電路的測(cè)試設(shè)計(jì)成本。

此外，可以根據(jù)待測(cè)試的存儲(chǔ)器的規(guī)范的不同容易地支持存儲(chǔ)器測(cè)試。

附圖說明

圖1是示出作為根據(jù)本發(fā)明的半導(dǎo)體器件的例子的半導(dǎo)體模塊的框圖。

圖2是示出TAPCNT的細(xì)節(jié)的框圖。

圖3是示出作為BISTC的細(xì)節(jié)的、用于通過測(cè)試圖案和配置對(duì)DDR2-SDRAM所進(jìn)行的存取操作的地址、數(shù)據(jù)和命令的路徑的框圖。

圖4是示出作為BISTC的細(xì)節(jié)的、關(guān)注于掃描路徑與TAPCNT的連接鏈的配置的框圖。

圖5是示出BISTCNT的輸入和輸出信號(hào)的細(xì)節(jié)的框圖。

圖6是示出MTAPG的具體配置的框圖。