[發明專利]高讀取速度低切換噪聲的存儲器電路及其方法

有效

• 申請號: 200810086293.4
• 申請日: 2008-03-25
• 公開（公告）號: CN101458958A
• 公開（公告）日: 2009-06-17
• 發明（設計）人: 陳泳旭;廖惇雨;陳嘉榮;梁甫年
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G11C7/16
• 分類號: G11C7/16;H03K17/16;H03K19/003
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 周國城

技術領域

本發明與一存儲器電路有關，尤其與一種具高讀取速率及低切換 噪聲的存儲器電路有關。

背景技術

許多數字集成電路系統中，例如存儲器電路中，通常會有多個輸 出緩存器的陣列設置于其上，以用來對輸出的數字數據串(digital?data? stream)進行輸出處理。然而，在一般的存儲器電路中，對于數字數據 的傳遞與輸出通常會存在一些問題，亦即在數據的輸出路徑上經常會 因為傳輸線路的電阻值變化及/或輸出路徑彼此間的感應效應等而發生 數據傳遞的延遲與噪聲干擾等問題。再者，尤其是當所傳遞的數據信 號若在傳遞過程中有發生相位切換(例如從邏輯上的高電位轉換成低 電位，或者是從低電位轉換成高電位)的情況時，在相位切換過程中 所產生的噪聲干擾問題將會特別嚴重。

為了有效解決上述問題，在目前習知的技術中，已經有提出一種 預先對存儲電路的輸出緩存器的輸出端進行預先調整電壓值的技術， 以降低輸出信號在相位切換期間，其電壓差值的變化幅度。藉由這樣 預先對輸出緩存器的輸出端進行預先調整電壓值的技術，可使輸出緩 存器的輸出端的電壓差值變化幅度縮小。如此一來，不僅可以提升數 據信號的相位切換速度而達到提升存儲器電路的讀取速度的目的，而 且因為電壓差值變化幅度縮小，造成輸出緩存器中產生直流電流值的 幅度也得以降低，進而降低在數據傳遞的過程中，因為相位的切換而 產生的切換信號干擾的問題。

在美國專利公告號US?4,992,677號專利中即揭露一種使用前述技 術方案的集成電路設計。請參閱圖1，其是表示前述專利中的一種用來 對一集成電路的輸出緩存器進行預先調整電壓值的預設電路設計。如 該圖1中所示，該預設電路10包含串聯連接的一第一金屬氧化物半導 體晶體管(MOSFET)11及一第二金屬氧化物半導體晶體管12，以及 一第一與第二差動放大器15、16分別與該第一與第二金屬氧化物半導 體晶體管11、12相互電性連接；其中，該第一與第二差動放大器15 及16分別被輸入一第一與第二參考電壓17及18，以用于和該預設電 路10的一輸出電壓值Vo進行比較，進而分別傳送出一控制信號，以 控制該第一與第二金屬氧化物半導體晶體管11、12的開啟與關閉。從 該圖1中可以更進一步看出該第一金屬氧化物半導體晶體管11與一供 應電壓源2，例如VDD電性連接，而該第二金屬氧化物半導體晶體管 12則連接到一接地端3，以用來控制電流流過該第一與第二金屬氧化 物半導體晶體管11、12的方向，進而達到調整該預設電路的一輸出端 1的輸出電壓值的目的。

舉例來說，當該輸出電壓Vo大于該第二參考電壓值18時，該第 二金屬氧化物半導體晶體管12將會被該第二差動放大器16所輸出的 控制信號所開啟，進而讓電流iL從該輸出端通過該第二經氧半晶體管 12而流到接地端，以達到降低該輸出電壓值的目的；同樣的，當該輸 出電壓Vo小于該第一參考電壓值17時，該第一金屬氧化物半導體晶 體管11將會被該第一差動放大器15所輸出的控制信號所開啟，進而 讓電流iH從該供應電壓源2通過該第一經氧半晶體管1而流到該輸出 端1，以達到提升該輸出電壓值的目的。

根據前述專利中所揭露的內容，前述的預設電路10中所包含的第 一與第二金屬氧化物半導體晶體管11、12除了可以由兩個N通道的金 屬氧化物半導體晶體管所組成外，也可以用雙極晶體管(bipolar? transistor)或由一P溝道及一N溝道串疊而成的晶體管對所組成。不 過，無論是采用哪一種晶體管結構設計，前述的預設電路于操作時均 只會有其中一個電壓體開啟，這也表示說，用來控制該電壓體開啟與 關閉的差動放大器及輸入該放大器的參考電壓信號皆須要有兩組。然 而，這樣的結果不僅會使該預設電路的電路結構因為元件數目較多而 無法有效縮減電路所占的區域，且因為較多的元件數目也會造成電路 布局設計及制造時的復雜度，同時，材料與制造成本的增加可能會對 產品的量產會產生阻礙。

綜上所述，申請人鑒于習知技術中應用于一般集成電路的輸出電 壓調整的預設電路仍存在許多亟待克服的缺陷，遂經過悉心試驗與研 究，并一本鍥而不舍的精神，終于構思出本案一種具高讀取速度及低 切換噪聲的存儲器電路，其具有預設電路的設計，以克服前述的諸多 缺失。

發明內容